全加器与半加器原理及电路设计

全加器与半加器原理及电路设计

在数字系统中，加法器是最基本的运算单元。任何二进制算术运算，一般都是按一定规则通过基本的加法操作来实现的。

1．二进制

十进制中采用了0，1，2，…，9十个数码，其进位规则是“逢十进一”。当若干个数码并在一起时，处在不同位置的数码，其值的含义不同。例如373可写成

二进制只有0和1两个数码，进位规则是“逢二进一”，即1+1=10(读作“壹零”，而不是十进制中的“拾”)。0和1两个数码处于不同数位时，它们所代表的数值是不同的。例如10011这个二进制数，所表示的大小为

这样，就可将任何一个二进制数转换为十进制数。

反过来，如何将一个十进制数转换为等值的二进制数呢？由上式可见

，，，，分别为相应位的二进制数码1或0。它们可用下法求得。

19用2去除，得到的余数就是；其商再连续用2去除，得到余数，，，，直到最后的商等于0为止，即

2 1 9 余数

……………………………….余1(d0)

………………………………余1(d1)

……………………………….余0(d2)

……………………………….余0(d3)

0 …………………………… …余1(d4)

所以

可见，同一个数可以用十进制和二进制两种不同形式表示，两者关系如表8-13所示。

表8-13 十进制和二进制转换关系

由表8-14可直接写出

半加器可以利用一个集成异或门和与门来实现，如图8-40(a)所示。图8-40(b)是半加器的逻辑符号。

表8-14 半加器真值表

1101

由真值表可分别写出输出端Si和Ci的逻辑表达式

和的逻辑表达式中有公用项，因此，在组成电路时，可令其共享同一异或门，从而使整体得到进一步简化。一位全加器的逻辑电路图和逻辑符号如图8-41所示。

图8-41 全加器逻辑图及其逻辑符号

多位二进制数相加，可采用并行相加、串行进位的方式来完成。例如，图8-42所示逻辑电路可实现两个四位二进制数和的加法运算。

图8-42 四位串行加法器

由图8-42可以看出，低位全加器进位输出端连到高一位全加器的进位输入端，任何一位的加法运算必须等到低位加法完成时才能进行，这种进位方式称为串行进位，但和数是并行相加的。这种串行加法器的缺点是运行速度较慢。