数电课程设计数字钟

洛阳理工学院

课程设计

课程名称数字电子技术

课题名称________ 多功能数字钟_________

专业_______________ 电器工程及其自动化班级_________________________________ 学号_________________________________ 姓名_________________________________ 指导教师_______________________________

洛阳理工学院学院

课程设计任务书

课程名称数字电子技术题目多功能数字钟

专业班级____________________

学生姓名____________________

指导老师____________________

审批_______________________ 设计完成日期年月曰

任务书下达日期年月曰

设计完成日期年月曰

主要设计条件

进度安排

目录

一、设计总体思路、基本原理7

二、设计框图8

三、单元电路设计9

1、分秒计数器电路9

2、24小时计数器电路10

3、整点报时电路11

4、校时电路设计13

5、秒脉冲产生器13

四、EWB软件和重要芯片的介绍15

五、仿真结果17

六、电路的安装与调试21

七、总结与体会23

八、附录25

九、参考文献25

1^一、评分表27

十、整机原理图26 1^一、评分表27

多功能数字钟课程设计

一、设计总体思路和基本原理

数字电子钟是一种用数字显示秒、分、时、日的计时装置，与传统的机械钟相比，它具有走时准确，显示直观、无机械传动装置、具有更长的使用寿命，等优点，因而得到了广泛的应用、小到人们日常生活中的电子手表，大到车站、码头、机场等公共场所的大型数显电子钟。数字电子钟由以下几部分组成：秒脉冲发生器；校时电路；六十进制秒、分计数器，二十四进制（或十二进制）计时计数器；秒、分、时的译码显示部分。

从课程设计要求来看，数字钟主要分为数码显示器、60进制和24进制计数器、频率振荡器、校时电路和整点报时电路这几个部分。数字钟要完成显示需要6个数码管，八段的数码管需要译码器才能显示，然后要实现时、分、秒的计时需要60进制计数器和24进制计数器，在仿真软件中发生信号可以用函数发生器仿真，频率可以随意调整。频率振荡器可以由晶体振荡器分频来提供，也可以由555定时来产生脉冲并分频为1HZ。方案可以采用74LS160同步十进制加法计数器或采用74LS161十六进制计数器或74LS192十进制异步清零计数器，也可进行组合来组成10进制和6进制的计数器。而小时的24进制也可以采用上述方案。由于我对74LS160的功能比较熟悉，

故我分别用六块74LS160芯片来实现，两个60进制和一个24进制 的秒、分、时计数。

设计框图

整 占 八、、

报 时

(1) 振荡器电路：

一般说来，振荡器的频率越高，计时精度越高

本设计中采用由集成定时器555与RC 组成的多谐振荡器，经过调整 输出1000Hz

时显示器

1

时译;

码器

分显示器

分译码器 秒译码器

图2.1

脉冲。

（2）时间计数器电路：时间计数电路由秒个位和秒十位计数器、分个位和分十位计数器及时个位和时十位计数器电路构成，其中秒个位和秒十位计数器、分个位和分十位计数器为60进制计数器，时个位和时十位计数器为24进制计数器。

（3）译码显示电路：译码显示电路将计数器输出的8421BCD码转换为数码管需要的逻辑状态，并且为保证数码管正常工作提供足够的工作电流，我们采用自带译码功能的数码管。

（4）整点报时电路：一般时钟都应具备整点报时电路功能,即在时间出现整点前数秒内，数字钟会自动报时。其作用方式是在整点前的十秒内，出现奇数秒时报时灯发光，从而实现在最后十秒内闪烁五次，以示提醒。

（5）校时电路：由于数字钟的初始时间不一定是标准时间，而且在数字钟的运行过程中可能出现误差，所以需要校时电路来对“时分”显示数字进行校对调整。

三、单元电路设计

1、分秒计数器电路

分和秒的进制一样，都采用60进制计数。本设计选用74LS160作为计数器，将一片74LS160设置成10进制加法计数器，另一片设置成6进制加法计数器。两片74LS160按反馈清零法串接而成，当十位和个位总共计满60个数后计数器清零。因为秒计数器的十位的输出端QB、QC表示6，秒计数器的十位的输出端QB、QC通过与非门输出低电平脉冲用作自身清零，秒计数器的十位的输出端QB、QC通过与非门然后接一个非门输出高电平脉冲作分计数器的输入脉冲。秒计数器接受的信号为振荡器经分频后输出的1HZ的标准脉冲，秒计数器接受来自分频器的60个1HZ脉冲后，QB、QC都为逻辑T通i与门输出一个进位脉冲给分计数器，通过与非门和非门输出

一个低电平0给清零端，秒计数器清零。当分计数器接受60个来自秒计数器的进位信号后向时计数器的个位给出一个进位信号。秒、分计数器的计数规律是从00——59 —— 00。秒、分计时器电路：

图3.1分秒计数器仿真电路图

2、24小时计数器电路

时钟计数器设计为24进制计数，本设计选用74LS160作为计数器,开始将两片74LS160都设置成十进制加法计数器，将时个位的QC和时十位的QB接到与非门，然后分别接到两块芯片的清零端，从而实现24进制。既个位计数器的状态为QD QC QB QA = 0100

、