可逆计数器
合集下载
相关主题
- 1、下载文档前请自行甄别文档内容的完整性，平台不提供额外的编辑、内容补充、找答案等附加服务。
- 2、"仅部分预览"的文档,不可在线预览部分如存在完整性等问题,可反馈申请退款(可完整预览的文档不适用该条件!)。
- 3、如文档侵犯您的权益，请联系客服反馈,我们会尽快为您处理(人工客服工作时间：9:00-18:30)。
n n × × H Q0 右移1 Q1n Q2
×
H L
L
× ×
n n n Q Q Q 右移0 2 × × × × L 0 1
× × × ×
n n n × × Q1 Q2 Q3 H 左移1
× × Q1 Q2 Q3
n
n
n
L 左移0
8
例 时序脉冲产生器。电路如图所示,试分析其 工作原理，画出Q0--Q3波形。
5
第二阶段选做
任务二：设计一个具有自启动功能的模8左移 扭环形计数器电路 （p185 习题6.6.8 ） 功能要求：
1）要求自启动。
2）左移扭环形计数器。 3）计数规律：模8 。 4）数码管显示计数的值
6
2个控制端
s1s0
S1 S0 DSR 1 1 1 1 1 & 四选一数据 选择器
4个并行数据 4位双向移位寄存器74HCT194 输入端
D0 1 D1 1 D2 1 D3 1 DSL 1
控
S1
&
≥1
制
信
号
S0 0& 1 0 1
≥1
功
& 保 &
能 持 & 移 移
≥1
&
&
&
&
≥1
&
0 & 0 1 1 FF1
1D C1 1R R
&
&
&
&
右 左
FF2 1D C1 1R R
1 D0 D0 CP MR 1 1
FF0 1D C1 1R R Q0 D1
11
第三阶段实验任务：第11周～第12周
用中规模IC设计计数器 （参考p184）
任务一：设计一个计数、译码、显示电路 （p184 设计课题1）
1
第三阶段实验任务：第11周～第12周
任务一：设计一个计数、译码、显示电路 （p184 设计课题1）
功能要求：
1）K1置数：递增置数0；递减置数8。断开时转到计 数状态。
并行输入
Q2 D3 1 D3
1 D1
Q1 D2
1 D2
Hale Waihona Puke Baidu
FF3 1D C1 1R R Q3
1 Q 4个并行数据输出端
0
1 Q1 7
1 Q2
1 Q3
74194功能表
序 号
1
2 3 4 5 6 7
清 零
CR
控制信号
S1 S0
输 串行输入
左移DSL 右移DSR ×
× × ×
入 时钟
输
出
说
明
并行输入
L
H H H H H H
绘出波形图如下：
CP Q0 0 Q1 1 Q2 1 Q3 1
1 2 3 4
1 0 1 1
1 1 0 1
1 1 1 0
0 1 1 1
Q0Q1Q2Q3 状态转 由波形图可知，寄存器按固定的时序，输出低电 0111 1011 换图
平脉冲，所以称为时序脉冲产生器。其一个周期为四 个脉冲。
1110 1101
×
L H L L H H
×
L H H H L L
×
× × H
DI0 DI1 DI2 DI3 CP × × × × × × ×
n 1 n1 n1 n1 Q0 Q1 Q2 Q3
L
L
L
L 异步清0
n n n × × × Q0 Q1n Q2 Q3 保持
DI0 DI1 DI2 DI3 DI0 DI1 DI2 DI3 并入并出 × ×
D/U 5脚 0 0 1 X
CLOCK 14脚 X
操 作
11脚 0 1 1 X
置数 加计数 减计数
X
保持
74LS191 引脚图 DataD是最高位，DataA是最低位。 RIPPLE CLOCK是加减计数进/借位反相输出端; MAX/MIN 是加减计数进/借位同相输出端。
3
74LS191时序图
2）加减控制K2: 断开时递增，闭合时递减。 3）计数规律：递增：0-1-2…-8。递减：8-7-6…-0。 4）数码管显示计数的值
5）扩展功能：去掉K2，自动实现加减可逆计数。
计数规律是0-1-…-8-7-….0。
2
计数器的设计
74LS191 是双时钟加/减十进制 同步计数器，其功能表为：
EN_G LOAD 4脚 0 0 0 1
10
设计的具体要求：
① 拟定组成框图，确定方案，要求使用的器件少， 成本低；
② 设计并安装电路，要求布线整齐、美观，便于级
联与调试；
③ 测试逻辑功能； ④ 画出逻辑电路图； ⑤ 写出设计性实验报告。
给定的主要器件 74LS00 2片，74LS194 2片，74LS04 2片，4511 2片，发光二极管 4只，74LS74 2片，数码显 示器BS202 4只。
解： 开始启动，信号为0，∴S1=1 此时S0=1，则194工作在 “并入并出”状态，Q00 1 1 1 Q3=0111 启动信号撤除后为1，
74194
&
&
1 1
启动
S1 Q0 Q1Q2 Q3 S0
CR
DSR D0D1D2D3
CP
0 1 1 1
9
所以S1S0=01，则194工作 在“右移”状态。DSR=Q3， 故循环移位。因为Q0-Q3 总有一个为0， ∴ S1S0 一直等于01，数据不断右 移。
4
设计的具体要求：
① 拟定组成框图，确定方案，要求使用的器件少， 成本低；
② 设计并安装电路，要求布线整齐、美观，便于级
联与调试；
③ 测试逻辑功能； ④ 画出逻辑电路图； ⑤ 写出设计性实验报告。
给定的主要器件 74LS00 2片，74LS191 2片，74LS04 2片，74LS74 2片，4511 2片，发光二极管 4只，数码显 示器BS202 4只。
×
H L
L
× ×
n n n Q Q Q 右移0 2 × × × × L 0 1
× × × ×
n n n × × Q1 Q2 Q3 H 左移1
× × Q1 Q2 Q3
n
n
n
L 左移0
8
例 时序脉冲产生器。电路如图所示,试分析其 工作原理，画出Q0--Q3波形。
5
第二阶段选做
任务二：设计一个具有自启动功能的模8左移 扭环形计数器电路 （p185 习题6.6.8 ） 功能要求：
1）要求自启动。
2）左移扭环形计数器。 3）计数规律：模8 。 4）数码管显示计数的值
6
2个控制端
s1s0
S1 S0 DSR 1 1 1 1 1 & 四选一数据 选择器
4个并行数据 4位双向移位寄存器74HCT194 输入端
D0 1 D1 1 D2 1 D3 1 DSL 1
控
S1
&
≥1
制
信
号
S0 0& 1 0 1
≥1
功
& 保 &
能 持 & 移 移
≥1
&
&
&
&
≥1
&
0 & 0 1 1 FF1
1D C1 1R R
&
&
&
&
右 左
FF2 1D C1 1R R
1 D0 D0 CP MR 1 1
FF0 1D C1 1R R Q0 D1
11
第三阶段实验任务：第11周～第12周
用中规模IC设计计数器 （参考p184）
任务一：设计一个计数、译码、显示电路 （p184 设计课题1）
1
第三阶段实验任务：第11周～第12周
任务一：设计一个计数、译码、显示电路 （p184 设计课题1）
功能要求：
1）K1置数：递增置数0；递减置数8。断开时转到计 数状态。
并行输入
Q2 D3 1 D3
1 D1
Q1 D2
1 D2
Hale Waihona Puke Baidu
FF3 1D C1 1R R Q3
1 Q 4个并行数据输出端
0
1 Q1 7
1 Q2
1 Q3
74194功能表
序 号
1
2 3 4 5 6 7
清 零
CR
控制信号
S1 S0
输 串行输入
左移DSL 右移DSR ×
× × ×
入 时钟
输
出
说
明
并行输入
L
H H H H H H
绘出波形图如下：
CP Q0 0 Q1 1 Q2 1 Q3 1
1 2 3 4
1 0 1 1
1 1 0 1
1 1 1 0
0 1 1 1
Q0Q1Q2Q3 状态转 由波形图可知，寄存器按固定的时序，输出低电 0111 1011 换图
平脉冲，所以称为时序脉冲产生器。其一个周期为四 个脉冲。
1110 1101
×
L H L L H H
×
L H H H L L
×
× × H
DI0 DI1 DI2 DI3 CP × × × × × × ×
n 1 n1 n1 n1 Q0 Q1 Q2 Q3
L
L
L
L 异步清0
n n n × × × Q0 Q1n Q2 Q3 保持
DI0 DI1 DI2 DI3 DI0 DI1 DI2 DI3 并入并出 × ×
D/U 5脚 0 0 1 X
CLOCK 14脚 X
操 作
11脚 0 1 1 X
置数 加计数 减计数
X
保持
74LS191 引脚图 DataD是最高位，DataA是最低位。 RIPPLE CLOCK是加减计数进/借位反相输出端; MAX/MIN 是加减计数进/借位同相输出端。
3
74LS191时序图
2）加减控制K2: 断开时递增，闭合时递减。 3）计数规律：递增：0-1-2…-8。递减：8-7-6…-0。 4）数码管显示计数的值
5）扩展功能：去掉K2，自动实现加减可逆计数。
计数规律是0-1-…-8-7-….0。
2
计数器的设计
74LS191 是双时钟加/减十进制 同步计数器，其功能表为：
EN_G LOAD 4脚 0 0 0 1
10
设计的具体要求：
① 拟定组成框图，确定方案，要求使用的器件少， 成本低；
② 设计并安装电路，要求布线整齐、美观，便于级
联与调试；
③ 测试逻辑功能； ④ 画出逻辑电路图； ⑤ 写出设计性实验报告。
给定的主要器件 74LS00 2片，74LS194 2片，74LS04 2片，4511 2片，发光二极管 4只，74LS74 2片，数码显 示器BS202 4只。
解： 开始启动，信号为0，∴S1=1 此时S0=1，则194工作在 “并入并出”状态，Q00 1 1 1 Q3=0111 启动信号撤除后为1，
74194
&
&
1 1
启动
S1 Q0 Q1Q2 Q3 S0
CR
DSR D0D1D2D3
CP
0 1 1 1
9
所以S1S0=01，则194工作 在“右移”状态。DSR=Q3， 故循环移位。因为Q0-Q3 总有一个为0， ∴ S1S0 一直等于01，数据不断右 移。
4
设计的具体要求：
① 拟定组成框图，确定方案，要求使用的器件少， 成本低；
② 设计并安装电路，要求布线整齐、美观，便于级
联与调试；
③ 测试逻辑功能； ④ 画出逻辑电路图； ⑤ 写出设计性实验报告。
给定的主要器件 74LS00 2片，74LS191 2片，74LS04 2片，74LS74 2片，4511 2片，发光二极管 4只，数码显 示器BS202 4只。