实验报告一多路选择器..

实验1 多路选择器

但是，如果 if 语句在使用时没有 else 语句与其配对则会发生这样的情况：编译器判断 if 后面的条件表达式是否满足，如果满足则执行其后的语句，那如果条件表达式不满足呢？这时，编译器就会自动产生一个寄存器来寄存当前的值，在条件不满足时保输出的过去值。这样就会产生用户没有设计的多余的寄存器出来。因此建议读者在使用 if 语句的时候要加上 else 语句与其配对。防止产生多余的寄存器。
激励代码解释： `timescale 10 ns/ 1 ps module mux21_vlg_tst();
reg a; reg b; reg s; wire y;
// 设置时间尺度和时间精度 // 测试代码的端口参数列表为空 // 输入变量声明为 reg 型变量
// 输出变量声明为 wire 型变量
always 语句块的使用
always 块的语句格式如下： always @（<敏感事件列表>）
各可执行的语句； …… 其中敏感事件列表中列出了所有影响 always 块中输出的信号清单，也就是说，如果敏感事件列表中的任何一个变量发生了变化，都要执行 always 语句块中的语句。如 always @ (a or b or s)表示：只要 a、b、s 中的任何一个变量发生了变化，就立刻执行 always 语句块中的语句。为了方便起见，敏感列表也可以用“*”代替，如 always @ (*)，（*）号将自动包含 always 语句块中右边的语句或条件表达式中的所有信号。如程序清单 2，只要 always 语句块中表达式右边出现的变量 a 和 b，或者条件表达式中出现的变量 s，这三个变量中的任何一个变量发生了变化，就立刻执行 always 语句块中的语句。 always 语句还有另外一种形式，即：always 后面不带任何有关敏感事件列表

实验七数据选择器及应用

数据选择器实验报告一、实验目的1. 熟悉集成据选择器的逻辑功能和扩展。

2. 学习利用数据选择器产生逻辑函数。

二、实验原理数据选择器又称多路选择器、多路开关。

它是一个多输入、单输出电路。

数据选择器在地址码（或叫选择控制）电平的控制下，从几个数据输入中选择一个，并将其送到输出端。

常见的数据选择器有2选1、4选1、8选1和16选1等数据选择器。

图7–1是74LS153集成块中一个4选1数据选择器的逻辑图，真值表为表3－2。

其中C0~C3为数据输入端，Y 为输出端，A 、B 称为地址输入端。

A 、B 的状态起着从4路输入数据中选择哪1路输出的作用。

E 为使能端，低电平有效，E =0时，数据选择器工作；E =1时，电路被禁止，输出0，输出状态与输入数据无关。

注意A 、B 地址在集成块中由2个4选1共用，高位为B ，低位为A ，BA=01时，Y=C1，BA=10时，Y=C2。

由图7－1可写出逻辑表达式：)3210(C A B C A B C A B C A B E Y ••+••+••+•••=表7－1 4选1数据选择器真值表图7－1 4选1数据选择器内部逻辑图数据选择器常用来选择信号输入或输出，时分多路通信，空分信号交换等。

还可以作为函数发生器。

根据数据选择器的原理，在4选1选择器中，)3210(C A B C A B C A B C A B E Y ••+••+••+•••=选择输入数据输入选通输出B A C0 C1 C2 C3 EY X X 0 0 0 0 0 1 0 1 1 0 1 0 1 1 1 1X X X X 0 X X X 1 X X X X 0 X X X 1 X X X X 0 X X X 1 X X X X 0 X X X 11 0 0 0 0 0 0 0 00 0 1 0 1 0 1 0 1注：×−−任意态我们可以利用它实现逻辑函数：如A B A B A B A B A B A B Y •+•=••+••+••+•••=)1001(0 通过在E 、C0~C3处输入相应的值，A 、B 和Y 之间构成了同或门逻辑。

2选1多路选择器 EDA实验报告-

EDA实验报告学生姓名:asfmla;m 学号:eafvpa[cv专业班级:电子3班组合电路设计一、实验目的熟悉quartusⅡ的VHDL文本设计全过程,学习简单组合电路的设计、多层次电路设计、仿真。

二、实验内容实验内容:首先利用quartusⅡ完成2选1多路选择器(例4-3的文本编译输入(mux21a.vhd和仿真测试等步骤,最后在实验系统上硬件测试,验证此设计的功能。

将此多路选择器看成一个元件mux21a,利用元件例化语句描述成三选一,然后进行编译、综合、仿真。

引脚锁定以及硬件下载测试。

建议选实验电路模式5,用键1(PIO0控制s0;用键2(PIO1控制s1;a3、a2和a1分别接clock5、clock0和clock2;输出信号outy仍接扬声器spker。

通过短路帽选择clock0接256HZ信号,clock5接1024HZ信号,clock2接8HZ信号。

最后选行编译、下载和硬件测试实验。

三、实验器材Quartus II软件。

四、设计思路/原理图五、实验程序实验内容1:二选一:library ieee;use ieee.std_logic_1164.all; entity mux21a isport(a,b: in std_logic;s: in std_logic;y: out std_logic;end entity;architecture dataflow of mux21a is beginy<=a when s='0' else b;end architecture;实验内容2:三选一library ieee;use ieee.std_logic_1164.all; entity mux31a isport(a1,a2,a3: in std_logic;s0,s1: in std_logic;outy: out std_logic;end entity mux31a;architecture m31a of mux31a iscomponent mux21aport( a,b: in std_logic;s: in std_logic;y: out std_logic;end component;signal tmp: std_logic;beginu1: mux21a port map(a=>a2,b=>a3,s=>s0,y=>tmp;u2: mux21a port map(a=>a1,b=>tmp,s=>s1,y=>outy;end architecture;六、实验步骤在E盘新建一个文件夹,用于存放工程。

实验报告一多路选择器..

实验报告⼀多路选择器..
计算机组成原理实验报告
——实验⼀多路选择器的设计与实现
专业：计算机科学与技术（师范）
姓名：XXX
学号：
指导⽼师：
完成⽇期：
⼀、实验⽬的
1、回顾多路选择器的原理
2、熟悉Logisim软件的使⽤⽅法
3、熟悉ISE软件的开发过程
4、锻炼使⽤VHDL语⾔⾯熟硬件的能⼒
5、熟悉Digilent Nexy3 FPGA开发板
⼆、实验内容
⽤两种⽅法实现⼀个两位数据的2选1多路选择器
1、⽤Logisim软件设计2选1多路选择器并进⾏仿真
2、使⽤VHDL语⾔设计2选1多路选择器，并在ISE环境下进⾏综合、仿真、调试，并下载到Digilent Nexy3 FPGA开发板进⾏验证
三、实验过程
第⼀部分：⽤Logisim实现2选1多路选择器
Step 1：创建⼯程
2选1多路选择器的逻辑表达式：Z=（A* S）+
（B*S），由此可知⼀个2选1多路选择器需要
⽤到与、或、⾮三种逻辑门电路
Step 2：添加元件
添加U1、U2、U3、U4四个与门电路，U5⼀个
⾮门电路，U6、U7两个或门电路
添加A0、A1、B0、B1、S五个输⼊端⼝，Z0、
Z1两个输出端⼝
完成后如下图所⽰：
Step3：连线
完成后如下图所⽰：
Step 4：仿真
Step 5：编辑电路外观
Step 6: 电路应⽤
四、实验结果
第⼀部分：⽤Logisim实现2选1多路选择器实验结果1、表格：
2、截图
五、实验⼼得
通过实验我熟悉了Logisim 软件的使⽤⽅法，并且掌握了多路选择器的设计与实现。

数字逻辑实验报告

数字逻辑实验报告数字逻辑实验报告引言数字逻辑是计算机科学中的重要基础知识，通过对数字信号的处理和转换，实现了计算机的高效运算和各种复杂功能。

本实验旨在通过实际操作，加深对数字逻辑电路的理解和应用。

实验一：二进制加法器设计与实现在这个实验中，我们需要设计一个二进制加法器，实现两个二进制数的加法运算。

通过对二进制数的逐位相加，我们可以得到正确的结果。

首先，我们需要将两个二进制数输入到加法器中，然后通过逻辑门的组合，实现逐位相加的操作。

最后，将得到的结果输出。

实验二：数字比较器的应用在这个实验中，我们将学习数字比较器的应用。

数字比较器可以比较两个数字的大小，并输出比较结果。

通过使用数字比较器，我们可以实现各种判断和选择的功能。

比如，在一个电子秤中，通过将待测物品的重量与设定的标准重量进行比较，可以判断物品是否符合要求。

实验三：多路选择器的设计与实现在这个实验中，我们需要设计一个多路选择器，实现多个输入信号中的一路信号的选择输出。

通过使用多路选择器，我们可以实现多种条件下的信号选择，从而实现复杂的逻辑控制。

比如，在一个多功能遥控器中，通过选择不同的按钮，可以控制不同的家电设备。

实验四：时序电路的设计与实现在这个实验中，我们将学习时序电路的设计与实现。

时序电路是数字逻辑电路中的一种重要类型，通过控制时钟信号的输入和输出，实现对数据的存储和处理。

比如，在计数器中，通过时序电路的设计，可以实现对数字的逐位计数和显示。

实验五：状态机的设计与实现在这个实验中，我们将学习状态机的设计与实现。

状态机是一种特殊的时序电路，通过对输入信号和当前状态的判断，实现对输出信号和下一个状态的控制。

状态机广泛应用于各种自动控制系统中，比如电梯控制系统、交通信号灯控制系统等。

实验六：逻辑门电路的优化与设计在这个实验中，我们将学习逻辑门电路的优化与设计。

通过对逻辑门电路的布局和连接方式进行优化，可以减少电路的复杂性和功耗，提高电路的性能和可靠性。

数字电路与逻辑设计实验报告

数字电路与逻辑设计实验报告数字电路与逻辑设计实验报告摘要：本实验旨在通过设计和实现数字电路和逻辑门电路，加深对数字电路和逻辑设计的理解。

实验过程中，我们使用了逻辑门电路、多路选择器、触发器等基本数字电路元件，并通过实际搭建电路和仿真验证，验证了电路的正确性和可靠性。

引言：数字电路和逻辑设计是计算机科学与工程领域的重要基础知识。

在现代科技发展中，数字电路的应用范围非常广泛，涉及到计算机、通信、控制等各个领域。

因此，深入理解数字电路和逻辑设计原理，掌握其设计和实现方法，对于我们的专业学习和未来的工作都具有重要意义。

实验一：逻辑门电路的设计与实现逻辑门电路是数字电路中最基本的元件之一，通过逻辑门电路可以实现各种逻辑运算。

在本实验中，我们通过使用与门、或门、非门等逻辑门电路，设计并实现了一个简单的加法器电路。

通过搭建电路和进行仿真验证，我们验证了加法器电路的正确性。

实验二：多路选择器的设计与实现多路选择器是一种常用的数字电路元件，可以根据控制信号的不同，选择不同的输入信号输出。

在本实验中，我们通过使用多路选择器，设计并实现了一个简单的数据选择电路。

通过搭建电路和进行仿真验证，我们验证了数据选择电路的正确性。

实验三：触发器的设计与实现触发器是一种常用的数字电路元件，可以存储和传输信息。

在本实验中，我们通过使用触发器，设计并实现了一个简单的二进制计数器电路。

通过搭建电路和进行仿真验证，我们验证了二进制计数器电路的正确性。

实验四：时序逻辑电路的设计与实现时序逻辑电路是一种特殊的数字电路，其输出不仅与输入信号有关，还与电路的状态有关。

在本实验中，我们通过使用时序逻辑电路，设计并实现了一个简单的时钟电路。

通过搭建电路和进行仿真验证，我们验证了时钟电路的正确性。

实验五：数字电路的优化与综合数字电路的优化与综合是数字电路设计中非常重要的环节。

在本实验中，我们通过使用逻辑代数和Karnaugh图等方法，对已有的数字电路进行了优化和综合。

EDA实验报告

实验一：QUARTUS II 软件使用及组合电路设计仿真页脚内容1实验目的：学习QUARTUS II 软件的使用，掌握软件工程的建立，VHDL源文件的设计和波形仿真等基本内容。

实验内容：1.四选一多路选择器的设计基本功能及原理：选择器常用于信号的切换，四选一选择器常用于信号的切换，四选一选择器可以用于4路信号的切换。

四选一选择器有四个输入端a,b,c,d，两个信号选择端s(0)和s(1)及一个信号输出端y。

当s输入不同的选择信号时，就可以使a,b,c,d中某一个相应的输入信号与输出y端接通。

逻辑符号如下：页脚内容2程序设计：软件编译：在编辑器中输入并保存了以上四选一选择器的VHDL源程序后就可以对它进行编译了，编译的最终目的是为了生成可以进行仿真、定时分析及下载到可编程器件的相关文件。

仿真分析：仿真结果如下图所示页脚内容3分析：由仿真图可以得到以下结论：当s=0(00)时y=a;当s=1(01)时y=b；当s=2(10)时y=c；当s=3(11)时y=d。

符合我们最开始设想的功能设计，这说明源程序正确。

2.七段译码器程序设计基本功能及原理：七段译码器是用来显示数字的，7段数码是纯组合电路，通常的小规模专用IC，如74或4000系列的器件只能作十进制BCD码译码，然而数字系统中的数据处理和运算都是2进制的，所以输出表达都是16进制的，为了满足16进制数的译码显示，最方便的方法就是利用VHDL译码程序在FPGA或CPLD 中实现。

本项实验很容易实现这一目的。

输出信号的7位分别接到数码管的7个段，本实验中用的数码管为共阳极的，接有低电平的段发亮。

数码管的图形如下页脚内容4七段译码器的逻辑符号：程序设计：页脚内容5软件编译：在编辑器中输入并保存了以上七段译码器的VHDL源程序后就可以对它进行编译了，编译的最终目的是为了生成可以进行仿真、定时分析及下载到可编程器件的相关文件。

仿真分析：仿真结果如下图所示:页脚内容6分析:由仿真的结果可以得到以下结论：当a=0(0000)时led7=1000000 此时数码管显示0；当a=1(0001)时led7=1111001 此时数码管显示1；当a=2(0010)时led7=0100100 此时数码管显示2；当a=3(0011)时led7=0110000 此时数码管显示3；当a=4(0100)时led7=0011001 此时数码管显示4；当a=5(0101)时led7=0010010 此时数码管显示5；当a=6(0110)时led7=0000010 此时数码管显示6；当a=7(0111)时led7=1111000 此时数码管显示7；当a=8(1000)时led7=0000000 此时数码管显示8；页脚内容7当a=9(1001)时led7=0010000 此时数码管显示9；当a=10(1010)时led7=0001000 此时数码管显示A；当a=11(1011)时led7=0000011 此时数码管显示B；当a=12(1100)时led7=1000110 此时数码管显示C；当a=13(1101)时led7=0100001 此时数码管显示D；当a=14(1110)时led7=0000110 此时数码管显示E；当a=15(1111)时led7=0001110 此时数码管显示F；这完全符合我们最开始的功能设计，所以可以说明源VHDL程序是正确的。

组合电路综合实验报告

一、实验目的1. 掌握组合逻辑电路的基本原理和设计方法。

2. 学会使用常用逻辑门电路（如与门、或门、非门、异或门等）设计简单的组合逻辑电路。

3. 提高实验操作技能，加深对数字电路理论知识的理解。

二、实验原理组合逻辑电路是由逻辑门电路组成的，其输出仅与当前输入有关，而与电路历史状态无关。

常见的组合逻辑电路有半加器、全加器、编码器、译码器、多路选择器等。

三、实验器材1. 74LS00、74LS20、74LS138、74LS151等逻辑门电路芯片2. 电阻、电容、导线等实验器材3. 数字逻辑实验箱四、实验内容1. 半加器电路设计（1）设计要求：使用与非门实现半加器电路。

（2）设计步骤：a. 根据半加器的逻辑功能，列出真值表。

b. 由真值表写出逻辑表达式。

c. 根据逻辑表达式，设计电路图。

d. 搭建电路，并进行测试。

2. 全加器电路设计（1）设计要求：使用与非门实现全加器电路。

（2）设计步骤：a. 根据全加器的逻辑功能，列出真值表。

b. 由真值表写出逻辑表达式。

c. 根据逻辑表达式，设计电路图。

d. 搭建电路，并进行测试。

3. 编码器电路设计（1）设计要求：使用与非门实现4-2编码器电路。

（2）设计步骤：a. 根据编码器的逻辑功能，列出真值表。

b. 由真值表写出逻辑表达式。

c. 根据逻辑表达式，设计电路图。

d. 搭建电路，并进行测试。

4. 译码器电路设计（1）设计要求：使用与非门实现2-4译码器电路。

（2）设计步骤：a. 根据译码器的逻辑功能，列出真值表。

b. 由真值表写出逻辑表达式。

c. 根据逻辑表达式，设计电路图。

d. 搭建电路，并进行测试。

5. 多路选择器电路设计（1）设计要求：使用与非门实现2-1多路选择器电路。

（2）设计步骤：a. 根据多路选择器的逻辑功能，列出真值表。

b. 由真值表写出逻辑表达式。

c. 根据逻辑表达式，设计电路图。

d. 搭建电路，并进行测试。

五、实验结果与分析1. 实验过程中，根据设计要求，成功搭建了半加器、全加器、编码器、译码器、多路选择器等组合逻辑电路。

东南大学数字系统实验实验一

数字系统实验报告实验一
一、实验目的
熟悉quartus环境下的vhdl电路设计，学习简单组合电路设计。

二、实验内容
设计双二选一多路选择器：
1.设计二选一多路选择器
2.将两个二选一多路选择器连接，完成三选一功能
3.仿真验证及下载测试
三、实验过程
1.设计二选一多路选择器。

在quartus中新建工程，并创建vhdl文件，编写代码如下：
2.将两个二选一选择器连接构成双二选一多路选择器，连接方式如下：
根据连接方式，可以得到输入输出真值表：
3.引脚绑定
按下表进行引脚绑定
四、实验结果及结论
1.时序仿真结果
对双四选一多路选择器进行时序仿真，结果如下：
仿真遍历了所有输入端口的取值，在S1，S2分别取00,01,10,11时，输出分别对应A,B,C,B的值，对比真值表，可以发现仿真结果正确。

2.下载验证
按引脚图绑定端口，其中S1，S2分别由两个键控制，输出口A,B,C连接的是电路板的音调控制，将两个键自由组合按下，可以明显听到发出三种不同的音调。

因此可以验证设计无误。

EDA实验报告8位二选一多路选择器

学号：201400800093 姓名：胡玲专业：电子信息科学与技术科目：电子设计自动化EDA 实验名称：8位二选一多路选择器
一．实验要求
实验要求：1通过有限状态机的VHDL设计初步了解VHDL表达和设计电路的方法2根据学过的一位二选一选择器改进VHDL语言而掌握8位二选一多路选择器
三．RTL图
四．波形仿真图：
由源代码可知a_fin=a_dis,b_fin=b_dis,但由波形仿真图可知在同一时刻它们并不一定相等，而是存在延迟，结果s_fin也是和对应的输入值存在延迟，如果不考虑延迟，结果正确。

例：t=40ns时输入是1010+0001结果是1011，无进位。

五：实验结果
1.用开关sw17-14表示输入的四位二进制A（17-14分别表示A0-A3），并用LEDR17-14显示。

sw13-10表示输入四位二进制B（13-10分别表示B3-B0）并用LEDR13-10显示。

KEY0用于复位KEY1用于做时钟信号LEDR3-0表示输出的四位二进制数LEDG8（绿灯）显示进位输出。

2.按下复位键—用开关确定输入值（例如输入为1111+1000）—按下时钟信号键—可显示红灯为0111以及绿灯亮有进位。

3.可知结果正确。

六．实验体会及心得
1.做实验前先预习实验内容，学以致用和大胆改进很重要。

2.代码写错没关系，几十个错误也没关系，不能复制粘贴那样学不到东西，与同学探讨很有意义，最后结果出来再回过头研究代码会觉得更了解每一步代码。

3.实验过程中切记避免心浮气躁，急于出结果，如果实在没思路可以看同学代码但一定要看懂在之上进行改变看结果。

EDA实验报告

实验一：QUARTUS II 软件使用及组合电路设计仿真实验目的：学习QUARTUS II 软件的使用，掌握软件工程的建立，VHDL 源文件的设计和波形仿真等基本内容。

实验内容：1.四选一多路选择器的设计基本功能及原理：选择器常用于信号的切换，四选一选择器常用于信号的切换，四选一选择器可以用于4路信号的切换。

四选一选择器有四个输入端a,b,c,d，两个信号选择端s(0)和s(1)及一个信号输出端y。

当s输入不同的选择信号时，就可以使a,b,c,d中某一个相应的输入信号与输出y端接通。

逻辑符号如下：程序设计：软件编译：在编辑器中输入并保存了以上四选一选择器的VHDL源程序后就可以对它进行编译了，编译的最终目的是为了生成可以进行仿真、定时分析及下载到可编程器件的相关文件。

仿真分析：仿真结果如下图所示分析：由仿真图可以得到以下结论：当s=0(00)时y=a;当s=1(01)时y=b；当 s=2(10)时y=c；当s=3(11)时y=d。

符合我们最开始设想的功能设计，这说明源程序正确。

2.七段译码器程序设计基本功能及原理：七段译码器是用来显示数字的，7段数码是纯组合电路，通常的小规模专用IC，如74或4000系列的器件只能作十进制BCD码译码，然而数字系统中的数据处理和运算都是2进制的，所以输出表达都是16进制的，为了满足16进制数的译码显示，最方便的方法就是利用VHDL译码程序在FPGA或CPLD中实现。

本项实验很容易实现这一目的。

输出信号的7位分别接到数码管的7个段，本实验中用的数码管为共阳极的，接有低电平的段发亮。

数码管的图形如下七段译码器的逻辑符号：程序设计：软件编译：在编辑器中输入并保存了以上七段译码器的VHDL源程序后就可以对它进行编译了，编译的最终目的是为了生成可以进行仿真、定时分析及下载到可编程器件的相关文件。

仿真分析：仿真结果如下图所示:分析:由仿真的结果可以得到以下结论：当a=0(0000)时led7=1000000 此时数码管显示0；当a=1(0001)时led7=1111001 此时数码管显示1；当a=2(0010)时led7=0100100 此时数码管显示2；当a=3(0011)时led7=0110000 此时数码管显示3；当a=4(0100)时led7=0011001 此时数码管显示4；当a=5(0101)时led7=0010010 此时数码管显示5；当a=6(0110)时led7=0000010 此时数码管显示6；当a=7(0111)时led7=1111000 此时数码管显示7；当a=8(1000)时led7=0000000 此时数码管显示8；当a=9(1001)时led7=0010000 此时数码管显示9；当a=10(1010)时led7=0001000 此时数码管显示A；当a=11(1011)时led7=0000011 此时数码管显示B；当a=12(1100)时led7=1000110 此时数码管显示C；当a=13(1101)时led7=0100001 此时数码管显示D；当a=14(1110)时led7=0000110 此时数码管显示E；当a=15(1111)时led7=0001110 此时数码管显示F；这完全符合我们最开始的功能设计，所以可以说明源VHDL程序是正确的。

组合逻辑电路实习报告

一、实习目的本次实习旨在通过实践操作，使学生熟悉组合逻辑电路的基本原理和设计方法，掌握常用组合逻辑电路的功能和应用，提高学生运用逻辑门电路进行逻辑设计的能力。

二、实习内容1. 组合逻辑电路的基本原理实习首先介绍了组合逻辑电路的基本概念，包括组合逻辑电路的定义、特点、组成等。

通过对基本逻辑门（与门、或门、非门、异或门等）的学习，使学生掌握了逻辑门的基本功能及其在组合逻辑电路中的应用。

2. 常用组合逻辑电路实习重点介绍了以下常用组合逻辑电路：（1）编码器：介绍了编码器的概念、功能、种类以及应用。

通过实验，使学生掌握了编码器的设计方法。

（2）译码器：介绍了译码器的概念、功能、种类以及应用。

通过实验，使学生掌握了译码器的设计方法。

（3）数据选择器：介绍了数据选择器的概念、功能、种类以及应用。

通过实验，使学生掌握了数据选择器的设计方法。

（4）算术逻辑单元（ALU）：介绍了ALU的概念、功能、种类以及应用。

通过实验，使学生掌握了ALU的设计方法。

3. 组合逻辑电路的设计与应用实习引导学生运用所学知识，设计并实现以下组合逻辑电路：（1）多路选择器：设计一个4选1的多路选择器，实现根据输入信号选择相应输出信号的功能。

（2）奇偶校验器：设计一个奇偶校验器，实现输入数据奇偶性的校验功能。

（3）BCD码转换器：设计一个BCD码转换器，实现BCD码与二进制码之间的相互转换。

三、实习过程1. 实验准备在实习开始前，学生需预习相关理论知识，了解组合逻辑电路的基本原理和常用电路的设计方法。

2. 实验操作（1）根据设计要求，绘制电路图。

（2）选用合适的逻辑门电路，搭建实验电路。

（3）对电路进行调试，观察输出波形，验证电路功能。

（4）记录实验数据，分析实验结果。

3. 实验报告撰写实习结束后，学生需撰写实验报告，内容包括：（1）实验目的、内容、原理。

（2）实验电路图、实验数据、实验结果分析。

（3）实验心得体会。

四、实习收获1. 掌握了组合逻辑电路的基本原理和设计方法。

数字逻辑实验报告多路选择器

数字逻辑实验实验报告
实验报告说明
数字逻辑课程组
实验名称列入实验指导书相应的实验题目。

实验目的目的要明确，要抓住重点，可以从理论和实践两个方面考虑。

可参考实验指导书的内容。

在理论上，验证所学章节相关的真值表、逻辑表达式或逻辑图的实际应用，以使实验者获得深刻和系统的理解，在实践上，掌握使用软件平台及设计的技能技巧。

一般需说明是验证型实验还是设计型实验，是创新型实验还是综合型实验。

实验环境实验用的软硬件环境（配置）。

实验内容（含电路原理图/Verilog程序、管脚分配、仿真结果等；扩展内容也列入本栏）这是实验报告极其重要的内容。

这部分要写明经过哪几个步骤。

可画出流程图，再配以相应的文字说明，这样既可以节省许多文字说明，又能使实验报告简明扼要，清楚明白。

实验结果分析数字逻辑的设计与实验结果的显示是否吻合，如出现异常，如何修正并得到正确的结果。

实验方案的缺陷及改进意见在实验过程中发现的问题，个人对问题的改进意见。

心得体会、问题讨论对本次实验的体会、思考和建议。

实验报告一多路选择器Word版

实验报告一多路选择器Word版
实验名称：多路选择器实验
实验目的：
1.了解多路选择器的原理和工作原理。

2.学习如何使用多路选择器。

3.编写多路选择器的真值表和逻辑表达式。

4.掌握多路选择器在数字电路中的应用。

实验器材：
1.实验箱
2.多路选择器IC：74LS153N
3.光电开关：LM228
4.数码开关
5.示波器
实验步骤：
3.将数码开关与多路选择器连接。

实验结果：
输入A 输入B 功能输出Y
0 0 S0输出
逻辑表达式：Y=S0·A·B'+S1·A'·B+S2·A·B+S3·A'·B'
2.按照实验步骤连接电路，开启电源后，将数码开关和光电开关的状态分别作为多路选择器的输入，观察其输出是否符合真值表和逻辑表达式。

1.多路选择器可以实现多输入单输出的功能，根据输入的选择不同，输出不同的信号。

2.制作多路选择器时需要注意电路的连接正确性。

多路选择器

湘潭大学实验报告课程名称实用数字电子技术基础实验名称多路选择器页数 2专业网络工程班级2班同组者姓名无组别学号 2015551610 姓名黄伟雄实验日期2016/5/15一、实验目的1.设计一个2选1多路选择器。

2.进一步熟悉Quartus Ⅱ的Verilog HDL文本设计流程，掌握组合电路的设计仿真和硬件测试。

二、实验要求据实验内容写出实验报告，包括程序设计、软件编译、仿真分析、硬件测试和详细实验过程；给出程序分析报告、仿真波形图及其分析报告。

三、实验原理在数字信号的传递过程中，有时需要从多路输入数据中选出某一路数据，完成此功能的逻辑器件称为数据选择器，即多路开关，简称MUX。

2选1多路选择器能在选择信号的控制下，从2路输入信号中选择其中的一路数据送到输出口。

其真值表如下：四、实验内容1.多路选择器的设计：利用Quartus Ⅱ完成2选1多路选择器的文本编辑输入(MUX21.v)和仿真测试等步骤，给出仿真波形。

2.在实验系统上进行硬件测试，验证此设计的功能。

对于引脚锁定和硬件下载测试，a和b分别接不同频率的时钟；3.输出信号接蜂鸣器。

最后进行编译、下载和硬件测试实验(通过按键1来控制s，可使蜂鸣器输出不同的音调)。

五、实验环境与设备在实验室用计算机和试验箱进行实验。

六、实验代码设计（含符号说明）module MUX21(A,B,S,Y);input A,B,S ;output Y ;wire Y ;assign Y=S?B:A ;endmodule七、实验检验与测试a接256Hz的蜂鸣器，b接1024Hz蜂鸣器。

灯亮（s为1）时b响，灯灭（s 为0）时a响。

八、测试数据详细的见MUX21文件夹里的数据九、实验过程中出现的问题及处理情况（包括实验现象、原因分析、排故障的方法等）1.下载程序到机箱时，按键没有任何反应，找不出原因，后来通过仔细的检查与比对，发现原来引脚锁定那一步，每个信号对应的Location栏内选错了引脚号，后来改正后，实验结果如预期一致。

组合逻辑最终版

组合逻辑实验报告实验一多路选择器设计实验目的：掌握组合逻辑的基本设计方法；掌握多路选择器的基本原理实验内容：设计一个二选一多路选择器，要求将两个开关作为多路选择器的输入信号，一个拨码开关作为控制信号，同时将所有输入和输出信号连接到LED 发光二极管。

通过开关改变输入控制信号和输入信号取值，观测L ED 验证多路选择器的正确性。

（1）设计一个二选一多路选择器，采用卡诺图方法设计电路逻辑。

（2）分析二选一多路选择器的竞争冒险现象，并提出解决方法。

（3）采用上述二选一多路选择器构建四选一多路选择器。

（4）采用拨码开关作为多路选择器的控制信号和输入信号，同时，将所有输入和输出信号连接到L ED 发光二极管，以便观察。

实验原理和设计方案：二选一多路选择器：逻辑方程为四选一多路选择器可由三个二选一多路选择器构成，其中两个的输入为s0，输出为y1,y2,再将y1,y2作为第三个二路选择器的选择端，其输入为s1.文件代码清单：二选一：2_1.v四选一：4_1.v仿真结果及分析：（1）二选一多路选择器：（2）四选一多路选择器：（3）分析二路选择器竞争冒险现象的分析：给各个逻辑门设置相同的延时，使a0,a1同时改变，然后仿真看现象：可看到在a0,a1,s同时改变时出现了冒险现象。

改进方案：用时钟信号对输出采样即可。

综合情况及硬件调试：（1）二选一：资源占用：========================================================================= * Design Summary * =========================================================================Top Level Output File Name : multiplexer2_1.ngcPrimitive and Black Box Usage:------------------------------# BELS : 1# LUT3 : 1# IO Buffers : 7# IBUF : 3# OBUF : 4Device utilization summary:---------------------------Selected Device : 6slx16csg324-3Slice Logic Utilization:Number of Slice LUTs: 1 out of 9112 0% Number used as Logic: 1 out of 9112 0%Slice Logic Distribution:Number of LUT Flip Flop pairs used: 1Number with an unused Flip Flop: 1 out of 1 100% Number with an unused LUT: 0 out of 1 0% Number of fully used LUT-FF pairs: 0 out of 1 0%Number of unique control sets: 0IO Utilization:Number of IOs: 7Number of bonded IOBs: 7 out of 232 3%Specific Feature Utilization:---------------------------Partition Resource Summary:---------------------------No Partitions were found in this design.---------------------------时序性能：========================================================================= Timing ReportNOTE: THESE TIMING NUMBERS ARE ONLY A SYNTHESIS ESTIMATE.FOR ACCURATE TIMING INFORMATION PLEASE REFER TO THE TRACE REPORTGENERATED AFTER PLACE-and-ROUTE.Clock Information:------------------No clock signals found in this designAsynchronous Control Signals Information:----------------------------------------No asynchronous control signals found in this designTiming Summary:---------------Speed Grade: -3Minimum period: No path foundMinimum input arrival time before clock: No path foundMaximum output required time after clock: No path foundMaximum combinational path delay: 5.602nsTiming Details:---------------All values displayed in nanoseconds (ns)========================================================================= Timing constraint: Default path analysisTotal number of paths / destination ports: 6 / 4-------------------------------------------------------------------------Delay: 5.602ns (Levels of Logic = 3)Source: s (PAD)Destination: out (PAD)Data Path: s to outGate NetCell:in->out fanout Delay Delay Logical Name (Net Name)---------------------------------------- ------------IBUF:I->O 2 1.228 0.845 s_IBUF (led2_OBUF)LUT3:I0->O 1 0.235 0.579 out1 (out_OBUF)OBUF:I->O 2.715 out_OBUF (out)----------------------------------------Total 5.602ns (4.178ns logic, 1.424ns route)(74.6% logic, 25.4% route)=========================================================================Cross Clock Domains Report:--------------------------=========================================================================Total REAL time to Xst completion: 5.00 secsTotal CPU time to Xst completion: 4.20 secs-->Total memory usage is 145604 kilobytesNumber of errors : 0 ( 0 filtered)Number of warnings : 0 ( 0 filtered)Number of infos : 0 ( 0 filtered)硬件调试：管脚绑定：NET "a0" LOC=T10;NET "a1" LOC=T9;NET "s" LOC=N8;NET "out" LOC=V15;NET "led0" LOC=U16;NET "led1" LOC=V16;NET "led2" LOC=U15;测试通过。

电子电工实验报告7数据选择器及应用

电工电子实验报告数据选择器及应用一、实验目的1.熟悉中规模集成电路数据选择器的工作原理与逻辑功能2.掌握数据选择器的应用二、主要仪器设备及软件硬件：74LS153，74LS151，电工电子综合实验箱，导线，笔记本电脑软件：NI Multisim 14三、实验原理（或设计过程）1. 逻辑功能数据选择器又称多路选择器或多路开关,常以MUX 表示。

它是单输出多输入的组合逻辑电路。

在选择信号的控制下,能从多路输入数据中选择一路输出,其作用相当于单刀多掷开关。

常用的MUX 有2选1、4选1、8选1和16选1,它们又分别称为2路、4路、8路和16 路选择器。

从输出来说,有原码输出和反码输出,有的还能同时输出互补信号。

此外,还有OC 输出与三态输出。

74LS153的每块组件内封装了两个完全相同的4选1选择器,它们各有一个使能控制端G ,输入低电平有效。

由于二者测辑结构相同,因此逻辑函数式同为：G BAC C A B AC B C A B Y )(3210+++=式中,B 、A 为数据选择信号(也称为地址), C 0～C 3为数据输入端。

当G ="1"时,IY 和2Y 均为低电平,与输入数据无关,即数据选择器不工作。

当G ="0"时,则3210BAC C A B AC B C A B Y +++=。

74LS153功能表：74LSI51的内部电路结构与74LSI13类似,但多一条反相输出端(W̅)。

2. 容量扩展目前生产的MUX,最多的路数为16。

在地址输入变量超过4个时,就要对MUX 进行扩展使用。

另外,在手头没有所需大容量MUX 的情况下,也需要利用小容量MUX 来扩展。

1. 利用选通端2. 附加SSI 门电路3. 用MUX 的级联①如图7.42通过选通端控制两个四路MUX 实现八选一。

70~D D 为被选择器，C,B,A 为地址输入端，地址最高位用来控制选通端。

计算机组成原理多路选择器实验报告

计算机组成原理实验三多路选择器实验．．．．．．．．．．．．．．．姓名：陈衍席学号:1205110125 网工1202实验环境】1. Windows 2000 或Windows XP2. QuartusII9.1 sp2、DE2-115计算机组成原理教学实验系统一台，排线若干。

【实验目的】本次实验要求掌握各种多路选择器的设计与实现。

【实验要求】可以利用原理图设计并实现1位、8位和32位2选1多路选择器、32位4选1、32位32选1多路选择器。

其中32位4选1和32位32选1多路选择器，可以借用系统自带的元件库LPM_MUX元件。

【实验原理】多路选择器（Multiplexer）又称数据选择器或多路开关，是一种多个输入、一个输出的器件。

其功能是在选择控制码（地址）电位的控制下从几路数据输入中选择一路并将其送到一个公共输出端，也就是经过多路选择把多个通道的数据传输到唯一的公共数据通道上。

因此，实现数据选择功能的逻辑电路称为多路选择器。

如图所示，为4选1多路选择器示意图：多路选择器的功能类似于一个多掷开关。

如果它有两路数据A0和A1，则选择控制信号S，从两路数据中选中某一路数据送至输出端Y。

此时，其功能相当于多个输入的单刀多掷开关。

2选1多路选择器真值表如下所示；由上表可以推出2选1多路选择器输入、输出逻辑关系式为：【实验步骤】3.1 1位2选1多路选择器的设计由逻辑关系式可知，当S为0时，Y的值由A0确定；当S为1时，Y的值由A1确定，由此可以创建1位2选1多路选择器的原理图。

（1）创建如图所示1位2选1多路选择器的原理图文件：（2）文件编译（3）功能仿真仿真及结果分析：在65s--80ns之间，A0=0，A1=1，当S=1时，Y=1；S=0时，Y（4）生成原理图元器件如图，点击【File】-->【Create/Update】-->【Create Symbol Files for Current File】，完成元件封装。

北邮-ASIC实验报告

ASIC设计实验报告学院：电子工程学院班级：2011211204 姓名：学号：**********组员：班内序号：9指导老师：***2014年6月实验一：多路选择器的设计一．实验目的：1.掌握门级电路与行为级电路设计的区别；2.掌握逻辑电路的设计方法；3.熟悉测试程序的编写。

4.注意代码规范性要求。

二．实验内容：1.设计一个有两位选择信号的四选一多路选择器，可以根据控制信号从两位或多个输入源中选择一个予以输出。

out2.用基本逻辑门来实现多路选择器，即门级语言进行描述。

参考门级电路如下。

3.用行为级语言进行描述，通过case语句重新设计仿真。

4.编写多路选择器的测试激励模块，并通过Synopsys工具进行仿真。

三．实验代码：mux1.vmodule mux1(s,i0,i1,i2,i3,out);input [1:0] s;input i0,i1,i2,i3;output out;wire s1,s0,s0_n,s1_n;wire y0,y1,y2,y3;assign s1 = s[1];assign s0 = s[0];assign s1_n = ~s[1];assign s0_n = ~s[0];assign y0 = i0 & s1_n & s0_n;assign y1 = i1 & s1_n & s0;assign y2 = i2 & s1 & s0_n;assign y3 = i3 & s1 & s0;assign out = y0 | y1 | y2 | y3;endmodulemux1_test.v`timescale 1ns/1usmodule mux1_test();reg [1:0] s;reg i0,i1,i2,i3;wire out;mux1(.s(s),.i0(i0),.i1(i1),.i2(i2),.i3(i3),.out(out));initialbegini2 = 1'b0;forever #2 i2 = ~i2;endinitialbegini3 = 1'b0;forever #4 i3 = ~ i3;endinitialbegin$dumpvars(2,mux1_test);i0 = 1'b0;i1 = 1'b1;s = 2'b00;#20 s = 2'b01;#20 s = 2'b10;#20 s = 2'b11;#20 s = 2'b00;#20 s = 2'b01;#20 s = 2'b10;#20 s = 2'b11;#20 $finish;endEndmodulemux2.vmodule mux2(s,i0,i1,i2,i3,out);input [1:0] s;input i0,i1,i2,i3;output out;reg out;always @(s,i0,i1,i2,i3)begincase (s)default : out = 1'bx;2'b00 : out = i0;2'b01 : out = i1;2'b10 : out = i2;2'b11 : out = i3;endcaseendEndmodulemux2_test.v`timescale 1us/1usmodule mux2_test();reg [1:0] s;reg i0,i1,i2,i3;wire out;mux2(.s(s),.i0(i0),.i1(i1),.i2(i2),.i3(i3),.out(out));initialbegini2 = 1'b0;forever #2 i2 = ~i2;endinitialbegini3 = 1'b0;forever #4 i3 = ~i3;endinitialbegin$dumpvars(2,mux2_test);i0 = 1'b0;i1 = 1'b1;s = 2'b00;#20 s = 2'b01;#20 s = 2'b10;#20 s = 2'b11;#20 s = 2'b00;#20 s = 2'b01;#20 s = 2'b10;#20 s = 2'b11;#20 $finish;endendmodule四．仿真波形：门级电路波形行为级电路波形不同点：两者都能正确的反映输出与输入的关系且波形一致，但两者的原理是不同的。

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