PLL知识简介 - 360文档中心

锁相环PLL基本原理设计与应用

AGC电路接收方框图如图2-1所示。
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图2-1 AGC电路的接收方框图
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工作原理: 它的工作过程是输入信号经放大、变频、再放大后，到中频输出信号，然后把此输出电压经检波和滤波，产生控制电压，反馈回到中频、高频放大器，对他们的增益进行控制。所以这种增益的自动调整主要由两步来完成：第一，产生一个随输入信号而变化的直流控制电压 (叫AGC电压)；第二，利用AGC电压去控制某些部件的增益, 使接收机的总增益按照一定规律而变化。
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图4-4 鉴相器的线性数学化模型（时域）
2．环路滤波器（Loop Filter，简称LF)
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环路滤波器是线性电路，由线性元件电阻、电感和电容组成，有时还包括运算放大器在内。它是低通滤波器。在锁相环路中，常用的滤波器有以下的三种，如图4-5所示。
图4-5 三种常用的环路滤波器
第四节锁相环路(PLL)
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一、PLL概述
锁相环路是一个相位误差控制系统，是将参考信号与输出信号之间的相位进行比较，产生相位误差电压来调整输出信号的相位，以达到与参考信号同频的目的。
参考信号
鉴相器
环路滤波器
输出
压控
信号
振荡器
图4-1 锁相环系统框图
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锁相环路应用
锁相接收机微波锁相振荡源锁相调频器锁相鉴频器定时提取（滤波）锁相频率合成器 ……
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鉴相器是相位比较装置，用来比较输入信号ui(t)与压控振荡器输出信号uo(t) 的相位，它的输出电压ui(t)是对应于这两个信号相位差的函数。
环路滤波器的作用是滤除ud(t)中的高频分量及噪声，以保证环路所要求的性能。

PLL简介

pll是锁相环（Phase-Locked Loop）的英文简称，用来使外部的输入信号和内部的振荡信号同步。

pll是用于振荡器中的反馈控制电路。

目录pll的原理pll的构成pll的应用pll的动作机理pll的原理pll是无线电发射中使频率较为稳定的一种方法,主要有VCO (压控振荡器)和PLL IC ,压控振荡器给出一个信号,一部分作为输出,另一部分通过分频和PLL IC所产生的本振信号作相位比较,为了保持频率不变,就要求相位差不发生改变,如果有相位差的变化,则PLL IC的电压输出端的电压发生变化,去控制VCO,直到相位差恢复达到锁频的目的。

能使受控振荡器的频率和相位均和输入信号保持确定关系的闭环电子电路。

pll的构成锁相环由鉴相器、环路滤波器和压控振荡器组成。

鉴相器用来鉴别输入信号Ui 和输出信号Uo之间的相位差，并输出误差电压Ud 。

Ud 中的噪声和干扰成分被低通性质的环路滤波器滤除，形成压控振荡器（VCO）的控制电压Uc。

Uc作用于压控振荡器的结果是把它的输出振荡频率f。

拉向环路输入信号频率fi ，当二者相等时，环路被锁定，称为入锁。

维持锁定的直流控制电压由鉴相器提供，因此鉴相器的两个输入信号间留有一定的相位差。

锁相环最初用于改善电视接收机的行同步和帧同步，以提高抗干扰能力。

pll的应用1．锁相环在调制和解调中的应用载波信号的参数有幅度、频率和位相，所以，调制有调幅（AM）、调频（FM）和调相（PM）三种。

调幅波的特点是频率和载波信号的频率相等，幅度随输入信号幅度的变化而变化；调频波的特点是幅度和载波信号的幅度相等，频率随输入信号幅度的变化而变化。

2．锁相环在调频和解调电路中的应用调频波的特点是频率随调制信号幅度的变化而变化。

压控振荡器的振荡频率取决于输入电压的幅度。

当载波信号的频率和锁相环的固有振荡频率ω0 相等时，压控振荡器输出信号的频率将保持ω0 不变。

若压控振荡器的输入信号除了有锁相环低通滤波器输出的信号uc 外，还有调制信号ui，则压控振荡器输出信号的频率就是以ω0 为中心，随调制信号幅度的变化而变化的调频波信号。

第1章 PLL基本概念

2015-1-18
湖北大学物电学院余琼蓉
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锁相技术
二
相位关系描述
uo (t ) Uo cos[ot o (t )]
输入输出瞬时相差
输出信号矢量输入信号的瞬时相位输出信号的瞬时相位
ui (t ) Ui sin[it i (t )]
输入信号矢量
e (t ) [it i (t )] [ot o (t )] (i o )t i (t) o (t)
环路的相位模型
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锁相
锁相环路的组成模型
PLL的误差电压控制电压
技术
输入信号
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锁相技术
鉴相器PD：
鉴相器: 是一个相位比较装置，用来检测输入信号相位θ1(t)与反馈信
号相位θ2(t)之间的相位差θe(t)。输出的误差信号ud(t)是相差θe(t)的函数, 即
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锁相技术
第1节
• • • • • 一二三四五
锁定与跟踪的概念
PLL的输入输出信号及其表示相位关系描述捕获过程锁定状态环路和基本性能要求
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湖北大学物电学院余琼蓉
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一
PLL的输入输出信号及其表示
PLL
锁相技术
ui (t )
锁相技术
第一章锁相环的基本工作原理
相关知识第一节锁定与跟踪的概念第二节环路组成第三节环路的动态方程第四节一阶锁相环的捕获、锁定与失锁第一章章结

PLL到底是个啥么东西呢？

PLL到底是个啥么东西呢？——————————————————更新于20180826————————————————————————————PLL：完成两个电信号的相位同步的⾃闭环控制系统叫锁相环。

⽤电压控制延时，⽤到了VCO来实现DLL中类似的延时功能，是模拟电路。

DLL：基于数字抽样⽅式实现的，在输⼊时钟和反馈时钟之间插⼊延时，使得输⼊和反馈时钟的上升沿⼀致来实现的。

DCM：Delay Locked-Loop数字延迟锁相环，其输⼊参数包括输⼊中频率范围，输出时钟频率范围、输⼊输出时钟允许抖动范围等。

PLL和DLL都可以实现倍频、分频占空⽐调整，但是DLL的数字电路特性导致其只能是实现2、4等倍频，⽽PLL的调整范围则要⼤⼀些。

PLL在时钟综合⽅⾯要更好些，但是抗噪声能⼒相对较差，DLL在power jitter precision⽅⾯要优于PLL。

DCM⽐DLL在时钟管理控制⽅⾯功能更强⼤，包括了消除时钟延时、频率合成、相位调整等系统⽅⾯的要求DCM优点：1实现零时钟延时，消除了时间分配延时，实现了时钟闭环控制2可⽤于外部芯⽚的同步，使得内外时钟⼀体化。

DCM相对PLL⽽⾔1 DCM只⽀持90，180，270相位延迟，PLL更灵活1 DCM只⽀持2-16⼩数分频以及2倍频2 DCM数字模块占⾯积⼩，灵活，但是在噪声和jitter相对PLL⼤得多3 PLL模拟电路，输出时钟质量要⾼，但是占⽤的⾯积也⼤。

————————————————————————————————————————————————————————PLL的出现是为了解决这样⼀个问题的：就是外部输⼊的信号实际上与内部时钟振荡信号是完全不同步的，为了解决这个问题，我们想到了⽤改进⼯艺的⽅法，但实际上晶振由于⼯艺与成本原因，做不到很⾼的频率，⽽在需要⾼频应⽤时，有相应的器件VCO，实现转成⾼频，但并不稳定，故利⽤锁相环路就可以实现稳定且⾼频的时脉冲讯号。

第1章PLL工作原理与电路构成1

第1章PLL工作原理与电路构成1(PLL与频率合成技术简介)　电路的基本工作原理111PLL 电路的三大组成部分1111PLL 的应用与频率合成器3112PLL 电路各部分工作波形3113PLL　电路以及频率合成器的构成412PLL 输出为输入N倍频的方法4121 输出为输入N/M倍频的方法(输入部分接入分频电路)5 122 输出为输入N/M倍频的方法(输出部分接入分频电路)5 123 输出为输入N×M倍频的方法(增设前置频率倍减器)6 124 电路与外差电路的组合方式(输出为(fin×N)+fL)7 125PLL 电路与DDS的组合方式7126PLL13PLL　频率合成器的信号纯正度9 理想频率合成器的输出频谱(1根谱线)9131132 振幅调制的噪声(AM噪声)10 频率调制的噪声(FM噪声)12133 噪声的影响14134FM　的其他应用1614PLL 数字数据恢复为时钟的情况16141【专栏】dBc18 频率电压转换电路(FM解调电路)19142 电动机的转速控制电路19143【专栏】PLL电路的发明者Bellescize20附录APLL电路中负反馈的应用21　电路与运算放大器电路的异同21A1PLL　放大电路中学习的负反馈方式与特性23A2第2章PLL电路的传输特性31(PLL电路的特性由环路滤波器决定)　电路传输特性的理解3121PLL211PLL 电路各部分的传输特性31 简单例题(时钟的50倍频电路)33212 传输特性的求法(除环路滤波器特性以外)35213【专栏】仿真使用SPICE非常方便36 使用的环路滤波器的特性与PLL电路的传输特性37214 PLL电路中施加负反馈的效果39215　环路滤波器设计的基础知识4122 低通滤波器的特性41221RC 具有阶跃特性的RC低通滤波器43222 多级RC滤波器中增益与相位之间关系44223 普通的RC低通滤波器(使用滞后滤波器时环路特性不稳定)46 224 使PLL特性稳定的滞后超前滤波器47225第3章PLL电路中环路滤波器的设计方法51(无源/有源环路滤波器的设计实例与验证)　无源环路滤波器的设计5131 滞后超前滤波器的伯德图51311312PLL 电路与滞后超前滤波器组合的特性53 分频系数的改变情况56313 根据规格化曲线图求出环路滤波器的常数(参照附录B)57 3143210　～100kHz PLL频率合成器中环路滤波器的设计59 作为实验用频率合成器的概况59321 频率合成器传输特性的求法322(除环路滤波器以外)61 时间常数小、M=-10dB、相位裕量为60°的设计61323324 时间常数中等、M=-20dB、相位裕量为50°的设计64 时间常数大、M=-30dB、相位裕量为50°的设计66325 试做的频率合成器的输出波形68326 试做的频率合成器的输出频谱70327 锁相速度72328　有源环路滤波器7533331 有源环路滤波器75 次有源环路滤波器的伯德图753322 次有源环路滤波器773333 有源环路滤波器的噪声79334 根据规格化曲线图求出有源环路滤波器常数的方法80 335　～50MHz PLL频率合成器中环路滤波器的设计80 3425 实际电路中设计的有源环路滤波器80341 使用规格化曲线图求出环路滤波器的常数81342 时间常数小、M=0dB、相位裕量为50°的设计85343 时间常数中等、M=-10dB、相位裕量为34450°的设计86 时间常数大、M=-20dB、相位裕量为50°的设计88 345 试做的频率合成器的输出波形89346 试做的频率合成器的输出频谱90347 锁相速度92348 锁相速度的仿真94349【专栏】用于测量频率变化形式的调制磁畴分析仪97　相位裕量不同时PLL电路的特性9735 用作实验的50倍频电路98351 环路滤波器的设计99352 相位裕量为40°的设计99353354 相位裕量为50°的设计100 相位裕量为60°的设计100355356 频率特性的仿真101 输出波形的频谱103357 锁相速度104358 电路最适用的相位裕量(40°～50°)105359PLL第4章4046与各种鉴相器109(PLL电路中使用的重要器件的基础知识)　的重要器件404610941PLL411PLL 的入门器件109 的三种类型1104124046 片内三种鉴相器11041374HC40464144046 片内VCO的特性113　鉴相器的工作要点11542 模拟鉴相器115421 数字鉴相器118422 相位频率型鉴相器120423 中PC2型鉴相器1234244046 死区124425 电流输出型鉴相器126426 高速鉴相器AD 9901127427第5章电压控制振荡器VCO的电路131(VCO要求的特性及各种振荡电路方式)　要求的性能13151VCO 的概况131511VCO 频率可变范围133512 频率控制的线性133513 输出噪声133514 输出波形的失真134515 电源电压变化时的稳定度134516 环境温度变化时的稳定度134517 外界磁场与振动的影响135518　由弛张振荡器构成的VCO13552 函数发生器的基本工作原理135521 由函数发生器构成的VCO138522 函数发生器IC MAX038的应用139523　反馈振荡器14253 反馈振荡器的基本工作原理142531 反馈振荡器振荡稳定的方法142532 由RC构成的反馈振荡器143533 状态可变VCO147534　高频用LC振荡电路及其在VCO中的应用15154 基本的哈脱莱/科耳皮兹振荡电路151541 科耳皮兹的改进型克拉普振荡电路152542 反耦合振荡电路153543 由LC振荡器构成VCO时采用的变容二极管154 544545 市售的LC振荡式VCO电路157　其他的VCO电路15855 由振子构成的反馈振荡器158551 延迟振荡器162552第6章可编程分频器的种类与工作原理163(构成PLL频率合成器的数字电路)　可编程分频器的基本器件(减计数器)1636161174HC19116361274HC40102/40103164613TC919816562　前置频率倍减器168 前置频率倍减器IC168621 脉冲吞没(Pulse Swallow)方式170622 分数(Fractional)-N方式171623　用LSI17263PLL 专用LSI的构成172631PLL632ADF4110/4111/4112/4113173第7章PLL电路的测试与评价方法177(无源/有源环路滤波器的环路增益)　负反馈电路中环路增益的测试17771 难以测试的环路增益177711 施加负反馈时原环路增益的测试178712 负反馈环路测试的仿真180713714 实际注入的信号181　使用频率响应分析仪的测试方法18372 负反馈环路特性的测试183721722FRA 与FFT分析仪的不同之处185 与网络分析仪的不同之处185723FRA　电路中环路增益的测试18673PLL 使用无源环路滤波器的PLL186731 使用有源环路滤波器的PLL188732第8章PLL特性改善技术191(信号纯正度与锁相速度的提高技术)　优质的电源19181 使用CMOS反相器电路进行的实验191811 使用晶体振荡电路进行的实验193812 串联稳压器噪声特性的比较196813　控制电压特性的改善20082VCO 内VCO线性的改善200821CD74HC4046 片内VCO的频率变化范围的扩大204822CD74HC4046　与鉴相器之间的干扰20683VCO 中VCO与鉴相器同在的情况20683174HC4046832 用1个74HC4046进行的实验207 使用2个74HC4046进行的实验(VCO和鉴相器在不同的封装中)209 83384　鉴相器的死区210 用74HC4046进行死区影响的实验211841 与巴厘枚嘎模块VCO的组合使用213842PC28434046 中PC1与巴厘枚嘎模块VCO的组合使用217 与巴厘枚嘎模块VCO的组合使用220 84474HCT9046　锁相速度的改善22185 用二极管切换环路滤波器常数的方法222851 用模拟开关切换环路滤波器常数的方法224852　转换器进行预置电压相加的方法226 用D A853第9章实用的PLL频率合成器的设计与制作229(环路滤波器的详细设计与实测特性)　使用74HC4046的时钟频率合成器22991 替代1Hz～10MHz晶体的频率合成器229911 全部使用CMOS IC构成的频率合成器230912 环路滤波器的设计233913 输出波形235914 频谱235915 锁相速度238916　使用TLC2933构成的脉冲频率合成器23992 系列的概况239921TLC29xx 时钟频率合成器电路239922 环路滤波器的设计241923 输出波形频谱的测试243924　频率合成器24593HF 频率合成器电路245931HF 2环路滤波器常数的计算24893 频谱250933 锁相速度252934　频率基准信号用PLL2559440MHz 频率基准信号用PLL电路25594140MHz 环路滤波器的设计258942 输出波形260943　低失真的低频PLL电路26195951 低失真的低频PLL电路261 环路滤波器的设计264952 输出波形的合成267953附录B环路滤波器设计用规格化曲线图270附图:各公司4046的振荡频率控制电压特性270参考文献282。

锁相技术知识点

第一章锁相环路的基本工作原理：1.锁相环路是一个闭环的相位控制系统；锁相环路（PLL）是一个相位跟踪系统，它建立了输出信号顺时相位与输入信号瞬时相位的控制关系。

2. 若输入信号是未调载波，θi(t)即为常数，是u i(t)的初始相位；若输入信号时角调制信号（包括调频调相），θi(t)即为时间的函数。

3．ωo是环内被控振荡器的自由振荡角频率；θo(t)是以自由振荡的载波相位ωo t为参考的顺时相位，在未受控制以前它是常数，在输入信号控制之下，θo(t)即为时间的函数。

4. 输入信号频率与环路自由振荡频率之差，称为环路的固有频率环路固有角频差：输入信号角频率ωi与环路自由振荡角频率ωo之差。

瞬时角频差：输入信号频率ωi与受控压控振荡器的频率ωv之差。

控制角频差：受控压控振荡器的频率ωv与自由振荡频率ωo之差。

三者之间的关系：瞬时频差=固有频差-控制频差。

5. 从输入信号加到锁相环路的输入端开始，一直到环路达到锁定的全过程，称为捕获过程。

6. 对一定环路来说，是否能通过捕获而进入同步完全取决于起始频差。

7. 锁定状态又叫同步状态：①同频②相位差固定8. 锁定之后无频差，这是锁相环路独特的优点。

9. 捕获时间T p的大小除决定于环路参数之外，还与起始状态有关。

10.若改变固有频差∆ωo，稳定相差θe(∞)会随之改变。

11.锁相环路基本构成：由鉴相器（PD）、环路滤波器（LF）和电压控制振荡器（VCO）组成。

12.鉴相器是一个相位比较装置，鉴相器的电路总的可以分为两大类：第一类是相乘器电路，第二类是序列电路。

13.环路滤波器具有低通特性。

常见的环路滤波器有RC积分滤波器、无源比例积分滤波器和有源比例积分滤波器三种。

（会推导它们的传输算子）14.电压振荡器是一个电压-频率变换装置，它的振荡频率应随输入控制电压u c(t)线性的变化。

15.压控振荡器应是一个具有线性控制特性的调频振荡器。

要求压控振荡器的开环噪声尽可能低，设计电路时应注意提高有载品质因素和适当增加振荡器激励功率，降低激励级的内阻和振荡管的噪声系数。

PLL锁相环基础知识自己总结

M o o N H u a2010P L L 基础PLL 基础知识Chap1 PLL概述1.1PLL作用提供干净，稳定，可飙车的本地振荡信号频率综合器分类1)基于查找表的直接数字频率综合器DDS优点合成速度快，缺点是杂散大，输出频率低，频率范围窄2)直接模拟频率综合器直接模拟频率综合器的原理是对参考频率倍频、分频和混频来产生想要的频率，理论上通过重复的分频和混频操作能够获得任意频率，从另一方面来讲，要获得足够的频率分辨率和较宽的频率范围则需要大量硬件开销3)锁相环（本文研究对象）PLL将输出信号分频后与参考频率进行相位比较、跟踪和锁定，这种间接合成频率的方法能够获得很高的频率和频率范围，而且结构简单功耗低，比较适合集成于芯片中。

1.2PLL 结构分为压控振荡器（VCO），鉴相器（PF），环路滤波器（LF）分频器（DIVIDER）工作原理：1.鉴相器将反馈信号的相位同输入参考信号进行比较，当两者相位差为0时反馈信号与参考信号同频同相，这时认为环路已经锁定，输出频率为参考频率乘以分频比N，2.否则鉴相器输出一包含相位差信息的电流信号迫使反馈信号的相位做出调整，环路滤波器将鉴相器的输出转换为电压并滤除高频成分后变为直流信号，3.控制VCO输出N分频后的信号频率往参考频率方向变化。

1.3主要技术指标两大类：频谱纯度和动态特性1相位噪声相位噪声和抖动是对同一种现象的两种不同的定量方式。

在理想情况下，一个频率固定的完美的脉冲信号(以1 MHz为例)的持续时间应该恰好是1微秒，每500ns有一个跳变沿。

但不幸的是，这种信号并不存在。

如图1所示，信号周期的长度总会有一定变化，从而导致下一个沿的到来时间不确定。

这种不确定就是相位噪声，或者说抖动。

相位噪声是从频域上来描述:通常定义为在某一给定偏移频率处的dBc/Hz 值，其中，dBc是以dB为单位的该频率处功率与总功率的比值。

一个振荡器在某一偏移频率处的相位噪声定义为在该频率处1Hz带宽内的信号功率与信号的总功率比值。

学习PLL笔记

PLL就是锁相环，作用就是提高总线的工作频率,通俗讲设置PLL锁相环就相当于超频。

概念：无源晶振为crystal（晶体），而有源晶振则叫做osc illator（振荡器）。

根据这三个公式设置总线频率公式说明：压控振荡器VCOOSC、FOSC、OSCCLK：外加晶振频率（待确定）SYNDIV由SYNR寄存器的0-5位设定：synthesizer:1.合成器，综合器2.合成仪3.频率合成器注意其写入条件。

PLLSEL=1，即在PLL启动后写无效了S YNR寄存器的7、6位设定条件如下Frequency：频率SYNR：CRG合成器寄存器CRG:时钟及复位发生器REFDIV由REVDV寄存器的0-5位决定：Reference：n.参考，参照；涉及，提及；参考书目；介绍信；证明书Divider:分配器REFDV:CRG参考分频寄存器POSTDIV:快速分频控制寄存器应该是控制FVCO和PLLCLK的分频比，一般设置为0，这时FPLL=FVCO/1=FVCO，即当POSTDIV=0时，f PLL=f VCOFPLL、PLLCLK：锁相环频率（待确定）FBUS、Bus Clock：总线频率（待确定）CLKSEL：时钟选择寄存器PLLSEL位，选定锁相环(PLL Select)位，置为1选定锁相环时钟。

0：系统时钟来自晶振1：系统时钟来自锁相环PSTP位，选定伪停止(PSEUDO Stop)模式下振荡器工作还是停止，置为1则振荡器不停止。

0：在停止模式下，震荡器停止1：在停止模式下，震荡器不停止XCLKS：显示震荡器配置状态0：闭环控制的皮尔斯振荡器被选择1：外部时钟/全速震荡的皮尔斯振荡器被选择PLLWAI：PLL停止在等待模式下0：IPLL保持运行在等待模式下1：IPLL在等待模式下停止如果PLLWAI的设置，S12XECRG将清除PLLSEL位在进入等待模式之前，PLLON位将保持设置在等待模式中，但IPLL将被关机。

PLL_简介

1 PLL 基本介绍1.1 PLL 的基本结构：其中，鉴相器环节（PD _ Phase Detector ）是相位比较装置，用来比较输入信号压控振荡器输出信号的相位，它的输出电压是对应于这两个信号相位差的函数；环路滤波器环节（LF _ Loop Filter ）是滤除鉴相器输出中的高频分量及噪声，以保证环路所要求的性能；压控振荡器环节（VCO _ Voltage Controlled Oscillater ）受环路滤波器输出电压的控制，使振荡频率向输入信号的频率靠拢，直至两者的频率相同，使得VCO 输出信号的相位和输入信号的相位保持某种特定的关系，达到相位锁定的目的。

鉴相器部分：以输入为()1()sin[]i m i i u t U t t ωθ=+，输出为()2()cos[]o m o o u t U t t ωθ=+。

对输入做变化，得()()1()sin[]i m o i o i u t U t t t ωωωθ=+-+，即()1()s in []i m o i u t U t tωϕ=+；将输出变化为()2()cos[]o m o o u t U t t ωϕ=+。

则鉴相器的输出为： ()()()()12()()()sin cos d i o m m o i o o u t u t u t U U t t t t ωϕωϕ=⨯=++对上式进行三角变换，可得：()()()()()()121()sin 2sin 2d m m o i o i o u t U U t t t t t ωϕϕϕϕ⎡⎤=+++-⎣⎦ 环路滤波器：一般的环路滤波器主要是用于滤除鉴相器输出中的二倍频分量滤除掉，常用的低通滤波器的电路结构（有源、无源）为：此外，也可以使用“切比雪夫滤波器”进行滤波。

以上边的有源滤波器电路进行公式变换，可以得到：21()1()d c u s R CS u s R CS+=- 即，LF 环节可以等效视为一个PI 控制环节。

一文让你彻底明白“什么是锁相环PLL及其工作原理”

一文让你彻底明白“什么是锁相环PLL及其工作原理”锁相环（Phase-Locked Loop，简称PLL）是一种广泛应用于通信、数据传输、时钟同步等领域的电子电路。

它在这些应用中起着重要的作用，可以解决信号同步、频率合成、相位调制等问题。

本文将详细介绍什么是锁相环、它的工作原理，以及一些常见的应用场景。

一、什么是锁相环锁相环是一种反馈控制系统，通过比较输入信号的相位与参考信号的相位之间的差异来调整输出信号的相位和频率，使得输出信号与参考信号保持相位和频率的一致。

原理上，锁相环通过不断采样输入信号，并将其与参考信号进行比较，然后根据比较结果调整输出信号的相位和频率。

通过这种方式，锁相环可以将输入信号的频率和相位稳定在与参考信号一致的状态下。

一般来说，锁相环由锁相检测器、低通滤波器、电压控制振荡器和频率分割器等主要组成。

二、锁相环的工作原理1. 锁相检测器（Phase Detector）：锁相检测器是锁相环的核心部分。

它用于比较输入信号的相位差异，并产生一个误差信号。

常见的锁相检测器有相位比较器、采样比较器等。

相位比较器将输入信号和参考信号进行比较，并输出一个高电平或低电平的信号，表示输入信号相位与参考信号的相位关系。

2. 低通滤波器（Low Pass Filter）：低通滤波器用于平滑锁相检测器输出的误差信号，减小噪声的影响。

它通过将误差信号经过滤波器，然后输出平滑后的信号给电压控制振荡器。

3. 电压控制振荡器（Voltage-Controlled Oscillator，简称VCO）：电压控制振荡器是锁相环的另一个关键组件。

它的输出频率与输入电压成线性关系，即输出频率随着输入电压的变化而变化。

通过改变电压控制振荡器的输入电压，即通过低通滤波器输出的信号，可以调整输出信号的频率，从而使得输出信号与参考信号的频率一致。

4. 频率分割器（Frequency Divider）：频率分割器用于将电压控制振荡器的输出频率分割成较低的频率。

pll的参数

pll的参数PLL（Phase Locked Loop）是一种广泛应用于通信和控制系统中的重要电路，它可以实现信号的频率和相位同步。

本文将从PLL的基本原理、参数设置、工作过程和应用场景等方面进行详细介绍。

一、PLL的基本原理PLL是由相位比较器、低通滤波器、VCO（Voltage Controlled Oscillator）和分频器等组成的反馈控制系统。

其基本原理是通过不断调节VCO的频率，使其输出信号与输入信号的频率和相位保持一致。

相位比较器会将输入信号与输出信号进行相位比较，产生一个误差信号。

低通滤波器会滤除误差信号中的高频成分，得到一个稳定的控制电压，用于调节VCO的频率。

通过这种方式，PLL可以实现输入信号与VCO输出信号的频率和相位同步。

二、PLL的参数设置在设计PLL时，需要设置一些重要的参数，以满足具体的应用需求。

其中，常见的参数包括参考频率（Reference Frequency）、倍频因子（Multiplication Factor）、环带宽（Loop Bandwidth）和锁定时间（Lock Time）等。

参考频率是输入信号的频率，倍频因子决定了VCO输出信号的频率与输入信号频率的比值，环带宽影响PLL 的动态响应速度，锁定时间则是PLL从失锁状态到锁定状态所需的时间。

三、PLL的工作过程PLL的工作过程可以分为锁定状态和失锁状态两种情况。

在失锁状态下，输入信号的频率和相位与VCO输出信号不一致，相位比较器会产生一个误差信号，经过低通滤波器调节VCO的频率，直到误差信号趋近于零。

当误差信号趋近于零时，PLL进入锁定状态，此时输入信号和VCO输出信号的频率和相位保持一致。

四、PLL的应用场景PLL在通信和控制系统中有着广泛的应用。

在通信系统中，PLL常用于频率合成器、时钟恢复和调制解调器等模块中，用于实现信号的精确同步和调节。

在控制系统中，PLL可以用于时钟同步、频率捕获和相位同步等场景，提高系统的稳定性和可靠性。

PLL公式全部公式知识讲解

PLL公式全部公式
公式十三：上顺下前逆，上顺下逆，下前顺上2，逆下逆 RUR’F’,RUR’U’,R’FR2，
U’R’U’
公式十四：下逆2上逆2，下前顺上顺下逆，下前逆上2逆 R’U’2RU’2，
R’F,RUR’U’,R’F’R2U’
公式十五：上逆2下顺2，上顺下前逆逆前顺，顺（下前顺上前逆）
(RU’2R’U2)(RUR’F’U’F)U(R’ FRF’)
公式十六：上2双逆上，逆上顺下双顺，下2Y上逆下 R2u‘R，U’RUR‘u，R'2YRU’R’
公式十七：上顺下Y′，上2双逆上逆，下顺下双顺上2
RUR' y' R2u'RU'R'UR'uR'2
公式十八：上2顺，下顺下逆上逆,上2(逆底顺)′下顺上底逆
R2UR’UR’U’RU’,R2(U’D) R’URD’
公式十九：Y(F' U' F R2)( u R' U)(R U' R u' R2)
PLL20：R U R' U R U R' F' R U R' U' R' F R2 U' R' U2 R U' R'
R 右面沿顺时针方向转90° L 左面沿顺时针方向转90° D 底层沿顺时针方向转90°（把底层朝上转） F 前面沿顺时针方向转90° U 上面沿顺时针方向转90° B 后面沿顺时针方向转90°（把后面朝上转）
R' 逆时针 L' 逆时针 D' 逆时针 F‘ 逆时针 U‘ 逆时针 B' 逆时针
x整个魔方以R方向转90度 y整个魔方以U方向转90度 z整个魔方以F方向转90度

PLL

PLL：为锁相回路,用来统一整合时脉讯号,使内存能正确的存取资料。

锁相环是一种反馈电路，其作用是使得电路上的时钟和某一外部时钟的相位同步。

PLL通过比较外部信号的相位和由压控晶振（VCXO）的相位来实现同步的，在比较的过程中，锁相环电路会不断根据外部信号的相位来调整本地晶振的时钟相位，直到两个信号的相位同步。

在数据采集系统中，锁相环是一种非常有用的同步技术，因为通过锁相环，可以使得不同的数据采集板卡共享同一个采样时钟。

因此，所有板卡上各自的本地80MHz和20MHz时基的相位都是同步的，从而采样时钟也是同步的。

因为每块板卡的采样时钟都是同步的，所以都能严格地在同一时刻进行数据采集。

通过锁相环同步多块板卡的采样时钟所需要的编程技术会根据您所使用的硬件板卡的不同而不同。

对于基于PCI总线的产品（M系列数据采集卡，PCI数字化仪等），所有的同步都是通过RTSI总线上的时钟和触发线来实现的；这时，其中一块版板卡会作为主卡并且输出其内部时钟，通过RTSI线，其他从板卡就可以获得这个用于同步的时钟信号，对于基于PXI总线的产品，则通过将所有板卡的时钟于PXI内置的10MHz 背板时钟同步来实现锁相环同步的。

/support/devices/pll_clock/basics/pll-basics.html---------------------------------------------------------------------------------------------PLL在电子电路中的应用PLL即锁相环，基本原理图是：输入信号－> 鉴相器－> 低通滤波器－> 压控振荡器－> 输出信号|_____________________ |鉴相器有两个输入，分别是输入信号和压控振荡器的输出信号，在二者相位差和频率差不是很大的情况下，鉴相器的输出与两输入信号之差成正比，鉴相器的输出为模拟信号，其通过低通滤波器虑除高频杂波，后进入压控振荡器，压控振荡器的输出频率随其输入电压的改变而改变。

第1章PLL工作原理与电路构成1

第1章PLL工作原理与电路构成1(PLL与频率合成技术简介)　电路的基本工作原理111PLL 电路的三大组成部分1111PLL 的应用与频率合成器3112PLL 电路各部分工作波形3113PLL　电路以及频率合成器的构成412PLL 输出为输入N倍频的方法4121 输出为输入N/M倍频的方法(输入部分接入分频电路)5 122 输出为输入N/M倍频的方法(输出部分接入分频电路)5 123 输出为输入N×M倍频的方法(增设前置频率倍减器)6 124 电路与外差电路的组合方式(输出为(fin×N)+fL)7 125PLL 电路与DDS的组合方式7126PLL13PLL　频率合成器的信号纯正度9 理想频率合成器的输出频谱(1根谱线)9131132 振幅调制的噪声(AM噪声)10 频率调制的噪声(FM噪声)12133 噪声的影响14134FM　的其他应用1614PLL 数字数据恢复为时钟的情况16141【专栏】dBc18 频率电压转换电路(FM解调电路)19142 电动机的转速控制电路19143【专栏】PLL电路的发明者Bellescize20附录APLL电路中负反馈的应用21　电路与运算放大器电路的异同21A1PLL　放大电路中学习的负反馈方式与特性23A2第2章PLL电路的传输特性31(PLL电路的特性由环路滤波器决定)　电路传输特性的理解3121PLL211PLL 电路各部分的传输特性31 简单例题(时钟的50倍频电路)33212 传输特性的求法(除环路滤波器特性以外)35213【专栏】仿真使用SPICE非常方便36 使用的环路滤波器的特性与PLL电路的传输特性37214 PLL电路中施加负反馈的效果39215　环路滤波器设计的基础知识4122 低通滤波器的特性41221RC 具有阶跃特性的RC低通滤波器43222 多级RC滤波器中增益与相位之间关系44223 普通的RC低通滤波器(使用滞后滤波器时环路特性不稳定)46 224 使PLL特性稳定的滞后超前滤波器47225第3章PLL电路中环路滤波器的设计方法51(无源/有源环路滤波器的设计实例与验证)　无源环路滤波器的设计5131 滞后超前滤波器的伯德图51311312PLL 电路与滞后超前滤波器组合的特性53 分频系数的改变情况56313 根据规格化曲线图求出环路滤波器的常数(参照附录B)57 3143210　～100kHz PLL频率合成器中环路滤波器的设计59 作为实验用频率合成器的概况59321 频率合成器传输特性的求法322(除环路滤波器以外)61 时间常数小、M=-10dB、相位裕量为60°的设计61323324 时间常数中等、M=-20dB、相位裕量为50°的设计64 时间常数大、M=-30dB、相位裕量为50°的设计66325 试做的频率合成器的输出波形68326 试做的频率合成器的输出频谱70327 锁相速度72328　有源环路滤波器7533331 有源环路滤波器75 次有源环路滤波器的伯德图753322 次有源环路滤波器773333 有源环路滤波器的噪声79334 根据规格化曲线图求出有源环路滤波器常数的方法80 335　～50MHz PLL频率合成器中环路滤波器的设计80 3425 实际电路中设计的有源环路滤波器80341 使用规格化曲线图求出环路滤波器的常数81342 时间常数小、M=0dB、相位裕量为50°的设计85343 时间常数中等、M=-10dB、相位裕量为34450°的设计86 时间常数大、M=-20dB、相位裕量为50°的设计88 345 试做的频率合成器的输出波形89346 试做的频率合成器的输出频谱90347 锁相速度92348 锁相速度的仿真94349【专栏】用于测量频率变化形式的调制磁畴分析仪97　相位裕量不同时PLL电路的特性9735 用作实验的50倍频电路98351 环路滤波器的设计99352 相位裕量为40°的设计99353354 相位裕量为50°的设计100 相位裕量为60°的设计100355356 频率特性的仿真101 输出波形的频谱103357 锁相速度104358 电路最适用的相位裕量(40°～50°)105359PLL第4章4046与各种鉴相器109(PLL电路中使用的重要器件的基础知识)　的重要器件404610941PLL411PLL 的入门器件109 的三种类型1104124046 片内三种鉴相器11041374HC40464144046 片内VCO的特性113　鉴相器的工作要点11542 模拟鉴相器115421 数字鉴相器118422 相位频率型鉴相器120423 中PC2型鉴相器1234244046 死区124425 电流输出型鉴相器126426 高速鉴相器AD 9901127427第5章电压控制振荡器VCO的电路131(VCO要求的特性及各种振荡电路方式)　要求的性能13151VCO 的概况131511VCO 频率可变范围133512 频率控制的线性133513 输出噪声133514 输出波形的失真134515 电源电压变化时的稳定度134516 环境温度变化时的稳定度134517 外界磁场与振动的影响135518　由弛张振荡器构成的VCO13552 函数发生器的基本工作原理135521 由函数发生器构成的VCO138522 函数发生器IC MAX038的应用139523　反馈振荡器14253 反馈振荡器的基本工作原理142531 反馈振荡器振荡稳定的方法142532 由RC构成的反馈振荡器143533 状态可变VCO147534　高频用LC振荡电路及其在VCO中的应用15154 基本的哈脱莱/科耳皮兹振荡电路151541 科耳皮兹的改进型克拉普振荡电路152542 反耦合振荡电路153543 由LC振荡器构成VCO时采用的变容二极管154 544545 市售的LC振荡式VCO电路157　其他的VCO电路15855 由振子构成的反馈振荡器158551 延迟振荡器162552第6章可编程分频器的种类与工作原理163(构成PLL频率合成器的数字电路)　可编程分频器的基本器件(减计数器)1636161174HC19116361274HC40102/40103164613TC919816562　前置频率倍减器168 前置频率倍减器IC168621 脉冲吞没(Pulse Swallow)方式170622 分数(Fractional)-N方式171623　用LSI17263PLL 专用LSI的构成172631PLL632ADF4110/4111/4112/4113173第7章PLL电路的测试与评价方法177(无源/有源环路滤波器的环路增益)　负反馈电路中环路增益的测试17771 难以测试的环路增益177711 施加负反馈时原环路增益的测试178712 负反馈环路测试的仿真180713714 实际注入的信号181　使用频率响应分析仪的测试方法18372 负反馈环路特性的测试183721722FRA 与FFT分析仪的不同之处185 与网络分析仪的不同之处185723FRA　电路中环路增益的测试18673PLL 使用无源环路滤波器的PLL186731 使用有源环路滤波器的PLL188732第8章PLL特性改善技术191(信号纯正度与锁相速度的提高技术)　优质的电源19181 使用CMOS反相器电路进行的实验191811 使用晶体振荡电路进行的实验193812 串联稳压器噪声特性的比较196813　控制电压特性的改善20082VCO 内VCO线性的改善200821CD74HC4046 片内VCO的频率变化范围的扩大204822CD74HC4046　与鉴相器之间的干扰20683VCO 中VCO与鉴相器同在的情况20683174HC4046832 用1个74HC4046进行的实验207 使用2个74HC4046进行的实验(VCO和鉴相器在不同的封装中)209 83384　鉴相器的死区210 用74HC4046进行死区影响的实验211841 与巴厘枚嘎模块VCO的组合使用213842PC28434046 中PC1与巴厘枚嘎模块VCO的组合使用217 与巴厘枚嘎模块VCO的组合使用220 84474HCT9046　锁相速度的改善22185 用二极管切换环路滤波器常数的方法222851 用模拟开关切换环路滤波器常数的方法224852　转换器进行预置电压相加的方法226 用D A853第9章实用的PLL频率合成器的设计与制作229(环路滤波器的详细设计与实测特性)　使用74HC4046的时钟频率合成器22991 替代1Hz～10MHz晶体的频率合成器229911 全部使用CMOS IC构成的频率合成器230912 环路滤波器的设计233913 输出波形235914 频谱235915 锁相速度238916　使用TLC2933构成的脉冲频率合成器23992 系列的概况239921TLC29xx 时钟频率合成器电路239922 环路滤波器的设计241923 输出波形频谱的测试243924　频率合成器24593HF 频率合成器电路245931HF 2环路滤波器常数的计算24893 频谱250933 锁相速度252934　频率基准信号用PLL2559440MHz 频率基准信号用PLL电路25594140MHz 环路滤波器的设计258942 输出波形260943　低失真的低频PLL电路26195951 低失真的低频PLL电路261 环路滤波器的设计264952 输出波形的合成267953附录B环路滤波器设计用规格化曲线图270附图:各公司4046的振荡频率控制电压特性270参考文献282。

PLL锁相环相关基础知识

PLL锁相环相关基础知识由于近期找工作，所以把射频的一些基础知识复习了一遍。

趁着自己还有点时间和精力，把锁相环的一些知识记录一下，基础功不扎实，有误之处还请大佬拍错。

1. PLL的工作原理锁相环一般由PD(鉴相器）,LPF（环路滤波器），VCO组成。

有的同学可能要问了：“既然VCO在给定电压之后已经能输出频率了，为什么不直接拿来用呢？”实际上可以这么用，现在有的晶振会针对某个固定的频点把频率优化的非常好，比如一些122.88MHz的VCXO（外置的VCO），这些晶振有个特点，在这个频点相噪性能优化的特别好。

但是晶振一般很难把频率做高。

而我们PLL中经常使用的VCO，频率变化中频都是GHz为单位，变化范围几百兆MHz，若使用开环VCO（不加PLL的结构），那么出来的频率信号相噪特别糟糕，而且随着电压变化（例如噪声，温度带来的影响）导致VCO的输出频率发生漂移。

于是有人提出了使用PLL这样的结构，能够输出比较稳定的（LOCKED）频率。

其主要思想是利用一个相位比较干净的参考频率，建立一个闭环结构来获取到相位比较干净的高频频率。

如上图所示，输入信号经过鉴相器，当反馈信号和fref的相位一致的时候，PD输出一个恒定电压值（实际上由CP输出电流），从而使得这个系统稳定。

如果我们把PD简单看做一个乘法器，那么有参考输入信号反馈输入的角频率为：N一般表示为反馈DIV的分频比。

反馈输入信号为：两者相乘根据积化和差可以得到高频和低频两个分量。

其中高频的部分会被LPF滤掉。

所以只剩低频部分。

对于低频部分，将相位记为：要使得系统稳定，即相位恒定，可以关于相位对时间t求导数，当等于0时可以认为两个相位一致。

一般把看做两个时钟的随机起振相位，上电后保持不变。

所以有当导数为0的时候：此时有假如此时参考频率10MHz，N为350，可以得到3.5GHz的频率输出。

当然前提是PLL的VCO支持这个频段。

当然对于现在的芯片，鉴频器的参考频率输入前也有一个分频器或者倍频器，一般记为R。

一文让你彻底明白“什么是锁相环PLL及其工作原理”

锁相环PLL1、PLL基本介绍目前我见到的所有芯片中都含有PLL模块，接下来主要介绍如何利用PLL对晶振进行倍频及PLL的原理。

1）时钟与振荡电路在芯片中，最重要的就是时钟，时钟就像是心脏的脉冲，如果心脏停止了跳动，那人也就死亡了，对于芯片也一样，那时钟是怎么来的呢？时钟可看成周期性的0与1信号变化，而这种周期性的变化可以看成振荡。

因此，振荡电路成为了时钟的来源。

小注：振荡电路的形成可以分两类：✧石英晶体的压电效应：电导致晶片的机械变形，而晶片两侧施加机械压力又会产生电，形成振荡。

它的谐振频率与晶片的切割方式、几何形状、尺寸有关，可以做得精确，因此其振荡电路可以获得很高的频率稳定度。

✧电容Capacity的充电放电：能够存储电能，而充放电的电流方向是反的，形成振荡，可通过电压等控制振荡电路的频率。

2）PLL与倍频① PLL电路组成由上面可以知道，晶振由于其频率的稳定性，一般作为系统的外部时钟源。

但晶振的频率虽然稳定，但是频率无法做到很高（成本与工艺限制），因此芯片中高频时钟就需要一种叫做压控振荡器VCO（Voltage Controlled Oscillator）的东西生成了（顾名思义，VCO就是根据电压来调整输出频率的不同），可压控振荡器也有问题，其频率不够稳定，而且变化时很难快速稳定频率，这就是标准开环系统所出现的问题，解决办法就是接入反馈，使开环系统变成闭环系统，并且加入稳定的基准信号与反馈比较，以便生成正确的控制。

因此，为了将频率锁定在一个固定的期望值，锁相环PLL出现了一个锁相环电路，PLL电路通常由以下模块组成：鉴相器PD（Phase Detector）：对输入的基准信号（来自频率稳定的晶振）和反馈回路的信号进行频率的比较，输出一个代表两者差异的信号。

低通滤波器LPF（Low-Pass Filter）：将PD中生成的差异信号的高频成分滤除，保留直流部分。

压控振荡器VCO（Voltage Controlled Oscillator）：根据输入电压，输出对应频率的周期信号，利用变容二极管（偏置电压的变化会改变耗尽层的厚度，从而影响电容大小）与电感构成的LC谐振电路构成，提高变容二极管的逆向偏压，二极管内耗尽层变大，电容变小，LC电路的谐振频率提高，反之，降低逆向偏压时，二极管内电容变大，频率降低。