四位二进制加法器课程设计
四位二进制加法器的设计[1]
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长安大学电子技术课程设计四位二进制加法器专业班级姓名指导教师日期四位二进制加法器一、技术要求（1）四位二进制加数与被加数输入（2）二位数码管显示二、摘要理论上，由二进制数算法的运算可知，加、减、乘、除运算都可分解成加法进行运算，而实际上，为了减少硬件复杂性，这些运算基本上也是通过加法来实现的。
此次设计的是简单的四位二进制加法器。
设计中通过不断改变脉冲信号，来控制数码管的显示。
本次设计选择一个超前进位的4位全加器74LS283。
译码器选择五输入八输出的译码器，用二位数码管显示，采用七段显示译码器。
本次设计采用的是共阴极数码管，所以选择74ls48译码器三、总体设计方案论证与选择设计四位二进制加法器，可以选择串行二进制并行加法器，但为了提高加法器的运算速度，所以应尽量减少或除去由于进位信号逐级传递所花费的时间，使各位的进位直接由加数和被加数来决定，而无须依赖低位进位，因而我们选择超前进位的4位全加器74LS283。
设一个n位的加法器的第i位输入为a i、b i、c i，输出s i和c i+1，其中c i是低位来的进位，c i+1（i=n-1，n-2，…，1，0）是向高位的进位，c0是整个加法器的进位输入，而c n是整个加法器的进位输出。
则和s i=a i + b i + c i+a i b i c i (1)进位c i＋1=a i b i+a i c i+b i c i (2)令g i=a i b i，(3)p i=a i+b i, (4)则c i＋1= g i+p i c i (5)只要a i b i=1，就会产生向i+1位的进位，称g为进位产生函数；同样，只要a i+b i=1，就会把c i传递到i+1位，所以称p为进位传递函数。
把(5)式展开，得到c i+1= g i+ p i g i-1+p i p i-1g i-2+…+ p i p i-1…p1g0+ p i p i-1…p0c0 (6)随着位数的增加(6)式会加长，但总保持三个逻辑级的深度，因此形成进位的延迟是与位数无关的常数。
四位二进制全加器设计
四位二进制全加器设计(总3页) -CAL-FENGHAI.-(YICAI)-Company One1-CAL-本页仅作为文档封面，使用请直接删除组合逻辑电路课程设计题目：用74ls283构成四位二进制全加/减器一、设计思路74ls283为四位加法器，而如果希望进行减法运算，则需要将其转化为加法，而之前学到，二进制运算，一个数减去另一个数，即等于加上其补码。
于是得到如下公式，A-B=A+(-B)=A+B’+1。
将其全部视为加法运算，即一个数加上一个正数或者一个负数，这个数为加数B。
那么，需要将加数增添一位符号位，以区分正负。
因为74ls283芯片的引脚为低位向正在运算的数的进位，所以可以将其作为加数的符号位。
当其为正数时，输入为0，即计算A+B。
而当加数为负数时候，使其输入为1，并将B取反，再加上进位1，正好与公式相符。
根据以上原理，应用输入作为符号位，进行4位被加（减）数与5位加（减）数的加法运算。
设A3-A0为被加（减）数，B3-B0为加（减）数，M0为符号位。
当M0为0时表示正数，为1时表示负数。
而当B为负数需要取反时，刚好可以利用异或门的特性来进行，即1异或B等于B’，0异或B等于B即将B的各个数位和M0通过异或门相连，即可以做到负数取反。
二、电路图如图，输入输出ABC都用LED来指示二进制的数值，开关S2控制A的数值，S1控制B的数值以及符号位。
BX1指示灯指示的是输入B经过异或门作用后的电平。
三、由于此电路进行的是加法运算，两个加数一共2的9次方中组合，所以真值表又多又显而易见，此处将不给出。
四、举例演示：（1）5+6=11如图拨动开关，A=5，B=6，可见C为11的二进制表示1011。
（2）7-3=4如图，将M0置为1以表示负数。
BX1表示的是3的反码，在74283中进行了加1的运算即变成了补码，输出结果为0100（2）=4（10）（3）1000+1000=10000由于输出只有四位，而1000+1000会产生进位。
组合逻辑课程设计4位二进制全加器全减器原创
关键字 74LS283 全加器、四位二进制、迭代电路、并行进位、串行进位、VHDL
摘要
加法器是数字系统中产生数的和的装置。加数和被加数为输入，和数与进 位为输出的装置为半加器。若加数、被加数与低位的进位数为输入，而和数与进
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位为输出则为全加器。例如：为了节省资源，减法器和硬件乘法器都可以用加法 器来构成。但宽位加法器的设计是很耗资源的，因此在实际的设计和相关饿得设 计与开发中需要注意资源的利用率和进位速度两方面的问题，多位加法器的构成 主要有两种：并行进位和串行进位。并行进位加法器设有并行进位产生逻辑，运 行速度比串行进位快；串行进位是将全加器采取并行级联或菊花链式级联构成多 位加法器。加法器也是常用作计算机算术逻辑部件，执行逻辑操作、移位与指令 调用。此外还可以用来表示各种数值，如：BCD、加三码，主要的加法器是以二 进制作运算。
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四位二进制加法器 课程设计报告
《电工与电子技术基础》课程设计报告题目 4位二进制加法器学院（部）专业班级学生姓名学号5月日至 6月日共周目录技术要求·2摘要·2第一章系统概述1、总体设计思想·22、系统框图·33、工作原理·3第二章单元电路设计及分析1、加法器的选择·42、译码器Ⅰ的选择·83、译码器Ⅱ的选择·114、数码管的选择·13第三章系统综述及总体电路图1、系统综述·142、总体电路图·153、仿真结果·15第四章结束语收获与体会·16鸣谢·17附录1、元件材料清单·172、部分元器件引脚图·17参考文献··174位二进制加法器课题名称与技术要求课题名称：四位二进制加法器设计技术要求：1)四位二进制加数与被加数输入2)二位数码管显示摘要本设计通过八个数据开关将A4,A3,A2,A1和B4,B3,B2,B1信号作为加数和被加数输入四位二进制并行进位加法器相加，将输出信号S4,S3,S2,S1和向高位的进位C4通过译码器Ⅰ译码，再将输出的X4,X3,X2,X1和Y4,Y3,Y2,Y1各自分别通过一个 74248J译码器，最后分别通过数码管HVH实现二位显示。
本设计中译码器Ⅰ由三部分组成，包括一个2输入四与非门(74LS08D)、一个4位二进制全加器(74LS283N)和一个3输入或门(4075BD_5V)。
信号S4,S3,S2,S1和向高位的进位C4输入译码器Ⅰ，将得到的两组4位BCD码输出，将这两组4位BCD码分别输入BCD－7段译码／升压输出驱动器(74248J),使电路的后续部分得以执行。
第一章系统概述1、总体设计思想设计思路：两个4位二进制数的输入可用八个数据开关实现，这两个二进制数经全加器求和后最多可以是5位二进制数。
而本题要求用两位数码管分别显示求和结果的十进制十位和各位，因此需要两个译码器Ⅱ分别译码十位和个位。
课程设计--四位二进制加减法器
组合逻辑电路课程设计之四位二进制加减法器摘要:加法器即是产生数的和的装置。
加数和被加数为输入，和数与进位为输出的装置为半加器。
若加数、被加数与低位的进位数为输入，而和数与进位为输出则为全加器。
对于4位的二进制加法，相关的有五个的量：1，被加数A ，2，被加数B ，3，前一位的进位CIN ，4，此位二数相加的和S ，5，此位二数相加产生的进位COUT 。
前三个量为输入量，后两个量为输出量，五个量均为4位.本文采用4位二进制并行加法器原理，选择74LS283，74LS283是4位二进制先行进位加法器，它只用了几级逻辑来形成,并连接几个异或门，由其构成4位二进制加法器/减法器，并用Verilog HDL 进行仿真。
关键字:全加器,异或门,74LS283, verilog,加法/减法功能.总的电路设计 一.硬件电路的设计本电路74LS283为核心元件,其逻辑符号为U174LS283DSUM_410SUM_313SUM_14SUM_21C49B411A412B315A314B22A23B16A15C07全加器由加位输入X 和Y ,还有进位输入CIN,3个输入的范围是0~3,可以用两个输出位表示.S(全加和)和COUT(送给高位的进位).满足下面等式.CINY CIN X Y X COUT CINY X CIN Y X N CI Y X N CI Y X CIN Y X S ⋅+⋅+⋅=⋅⋅+⋅'⋅'+'⋅⋅'+'⋅'⋅=⊕⊕=实现全加器的电路图如下74LS08D本电路还需要4个异或门,要实现加法器和减法器的双重功能,需要有选择功能端,设A为四位二进制被加数,B为二进制被减数.当使能端为0时,电路实现加法运算,当使能端为1时电路实现减法运算.电路原理图如下1.Multisim原理图2.MAX plus2原理图当A口输入为0011,B口输入为0001,使能端为0时.输出为0100.电路图如下当A口输入为0011,B口输入为0001,使能端输入为1时.输出为0010.电路图如下二.软件程序设计Verilog HDL语言程序module b(A,B,C,D,E);input[3:0] A,B;input C;output[3:0] D;output E;assign {E,D}=C?(A+B):(A-B);endmodule当A口输入为0011,B口输入为0001,使能端输入为0,输出为0010,仿真图如下.当A口输入为0011,B口输入为0001,使能端输入为1时.输出为0010.仿真图如下三.总结及心得体会1.通过本次课题设计，自学了一些相关的Verilog语言和MAX+plusII,Multisim 软件的使用方法.2.基本掌握了74LS283的基本原理及使用方法.。
4位二进制并行加法器的设计
实验一4位二进制并行加法器的设计1.实验目的：（1）学习使用Quartus II软件的基本用法（2）了解和掌握VHDL语言的语法规则和编程方法及基本流程（3）了解VHDL语言的基本结构2.实验内容用VHDL语言设计一4位二进制并行加法器。
参考设计思路：加法器是数字系统中的基本逻辑器件，减法器和硬件乘法器都可由加法器来构成。
多位加法器的构成有两种方式：并行进位和串行进位方式。
并行进位加法器设有进位产生逻辑，运算速度较快；串行进位方式是将全加器级联构成多位加法器。
并行进位加法器通常比串行级联加法器占用更多的资源。
随着位数的增加，相同位数的并行加法器与串行加法器的资源占用差距也越来越大。
因此，在工程中使用加法器时，要在速度和容量之间寻找平衡点。
实践证明，4位二进制并行加法器和串行级联加法器占用几乎相同的资源。
这样，多位加法器由4位二进制并行加法器级联构成是较好的折中选择。
3.实验要求（1）编写VHDL程序（2）记录系统仿真，画出时序图（3）记录实验过程中遇到的问题及解决办法4.程序设计5.生成RTL电路图6.仿真波形7.实验心得本周的实验是我学习该门课程进行的第一次实验，在实验过程中遇到了很多问题，比如：对Quartus II软件不熟悉，而且全是英文状态，不会使用软件的功能；编写程序时，多次报错，各种各样报错；编写程序完成后，成功编译了，但不会对仿真赋值等。
最后，我通过反复观看老师发的实验操作案例，并通过百度搜索相关的操作流程，翻阅教科书查找相关的解决方案。
第一次实验难免会遇到困难，最后经过我的不懈努力，终于把问题解决了，实验也很成功。
四位二进制加法器课程分析研究报告[1]
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四位二进制加法器课程分析研究报告[1]————————————————————————————————作者：————————————————————————————————日期：课题名称与技术要求课题名称：四位二进制加法器设计技术要求：1)四位二进制加数与被加数输入2)二位数码管显示摘要本设计通过八个开关将A3,A2,A1,A0和B3,B2,B1,B0信号作为加数和被加数输入四位串行进位加法器相加，将输出信号S3,S2,S1,S0和向高位的进位C3通过译码器Ⅰ译码，再将输出的Y3,Y2,Y1,Y0和X3,X2,X1,X0各自分别通过一个74LS247译码器，最后分别通过数码管BS204实现二位显示。
本设计中译码器Ⅰ由两部分组成，包括五位二进制译码器和八位二进制输出器。
信号S3,S2,S1,S0和向高位的进位C3输入五位二进制-脉冲产生器，将得到的n（五位二进制数码对应的十进制数）个脉冲信号输入八位二进制输出器，使电路的后续部分得以执行。
总体论证方案与选择设计思路：两个四位二进制数的输入可用八个开关实现，这两个二进制数经全加器求和后最多可以是五位二进制数。
本题又要求用两个数码管分别显示求和结果的十进制十位和各位，因此需要两个译码器Ⅱ分别译码十位和个位。
综上所述，需要设计一个译码器Ⅰ，能将求和得到的五位二进制数译成八位，其中四位表示这个五位二进制数对应十进制数的十位，另四位表示个位。
而译码器Ⅱ有现成的芯片可选用，此处可选74LS247，故设计重点就在译码器Ⅰ。
加法器选择全加器：能对两个1位二进制数进行相加并考虑低位来的进位，即相当于3个1位二进制数相加，求得和及进位的逻辑电路称为全加器。
或：不仅考虑两个一位二进制数相加，而且还考虑来自低位进位数相加的运算电路，称为全加器。
1)串行进位加法器构成：把n位全加器串联起来，低位全加器的进位输出连接到相邻的高位全加器的进位输入。
优点：电路比较简单。
最大缺点：进位信号是由低位向高位逐级传递的，运算速度慢。
基于FPGA的四位二进制加法器的设计
电气与电子工程系基于FPGA的四位二进制加法器设计姓名：杜隆超学号： 5151968124 班级：通信15-1 指导教师：许庆华2017年7月 12日目录前言 (1)一、实验目的 (2)二、实验要求 (2)三、功能模块 (2)四、程序与仿真 (4)五、程序下载 (4)六、程序代码 (6)七、经验总结 (7)八、自我评价 (7)前言十九世纪末、二十世纪初，电子技术开始逐渐发展起来，并成为一项新兴技术。
它在二十世纪发展最为迅猛，应用最为广泛，并且成为了近代科学技术发展的一个重要标志。
与信息相关的计算机、微电子及通讯技术已经成为推动社会进步和国家发展的关键技术，而微电子技术又是信息技术的基础，因此，集成电路产业已经成为整个电子信息产业的命脉。
加法器作为各类集成电路模块的核心部件，其重要性不可忽略。
加法运算是最基本的运算，所有的其他基本算术运算，如减法、乘法、除法运算等最终都能归结为加法运算。
在算术逻辑单元完成的操作中，逻辑操作是按位进行，各位之间彼此无关，不存在进位问题，这使得逻辑运算速度很快，且是一个常数，不需要进行过多的优化工作。
但对于算数操作来说，因为存在进位问题，使得某一位计算结果的得出和所有低于它的位相关。
因此，为了减少进位传输所耗的时间，人们设计了多种类型的加法器。
一、实验目的熟悉利用QuartusⅡ的原理图输入方法设计简单组合电路,掌握层次化设计的方法，并通过一个四位全加器的设计把握利用EDA软件进行原理图输入方式的电子线路合计的详细流程。
二、实验要求1.可以实现4位二进制的加法运算。
2.将结果在2个七段LED数码管上显示出来。
实验原理图三、功能模块该实验我们采用模式五结构图NO.5：此电路结构有较强的功能，主要用于目标器件与外界电路的接口设计实验。
主要含以9大模块：1．普通内部逻辑设计模块。
在图的左下角。
此模块与以上几个电路使用方法相同，例如同结构图NO.3的唯一区别是8个键控信号不再是琴键式电平输出，而是高低电平方式向目标芯片输入。
四位二进制加法器长安大学电工课设
《电工与电子技术基础》课程设计报告题目四位二进制加法器学院（部）汽车学院专业车辆工程班级2011220102学生姓名王理洁学号2011220102346 月24 日至6 月28 日共1 周四位二进制加法器一．主要技术指标和要求：（1）四位二进制加数与被加数输入；（2）二位数码管显示。
二．摘要本设计通过逻辑开关将A4,A3,A2,A1和B4,B3,B2,B1信号作为加数和被加数输入到超前进位加法器74LS283中进行四位二进制相加；然后将输出结果的∑4,∑3,∑2和向高位的进位位C4输入SN74185A将输出结果与∑1组合在一起形成8位8421BCD码；再将该信号的低四位和高四位分别输入一片74LS247型的七段显示译码器译码；最后用两个BS204数码管进行二位显示。
另外还提出了另一种方案，即将加法器输出的∑4,∑3,∑2，∑1和C4直接输入SN74185A进行译码，但是这种方法得到的是5421BCD码，还需进一步处理才能适合显示的需要。
三．总体设计方案论证及选择四位二进制加法器的设计包括：1、四位二进制加数和被加数的输入，2、两个数的相加运算及和的输出，3、将两个数的和通过译码器显示在数码管上。
二进制数的输入可以通过数据开关实现，用加法器可以进行二进制数的加法运算。
两个四位二进制数相加后的和在十进制数的0~30内，要将这个二进制的结果转换成8421BCD码，这需要通过译码器来实现。
对数据译码后即可用合适的数码管与译码器相连，显示数据。
本设计的关键在于将二进制结果转换成8421BCD码的译码器的选用（设计），我小组共提出了两种方案具体如下：方案一：将加法器输出结果∑2,∑3,∑4和向高位的进位位C1由低到高输入SN74185A，再将输出的信号与∑1组成8位8421BCD码。
电路图如下：图1 译码器方案一电路图方案二：将输出信号∑1,∑2,∑3,∑4和向高位的进位位C4直接输入SN74185A进行转换。
4位二进制加法器
长安大学电工与电子技术课程设计题目：4位二进制加法器原文来自：/view/3c8d9e26192e45361066f5aa.html对该文本内容略作修正学院专业班级学号姓名日期指导老师前言十九世纪末、二十世纪初，电子技术开始逐渐发展起来，并成为一项新兴技术。
它在二十世纪发展最为迅猛，应用最为广泛，并且成为了近代科学技术发展的一个重要标志。
与信息相关的计算机、微电子及通讯技术已经成为推动社会进步和国家发展的关键技术，而微电子技术又是信息技术的基础，因此，集成电路产业已经成为整个电子信息产业的命脉。
加法器作为各类集成电路模块的核心部件，其重要性不可忽略。
加法运算是最基本的运算，所有的其他基本算术运算，如减法、乘法、除法运算等最终都能归结为加法运算。
在算术逻辑单元完成的操作中，逻辑操作是按位进行，各位之间彼此无关，不存在进位问题，这使得逻辑运算速度很快，且是一个常数，不需要进行过多的优化工作。
但对于算数操作来说，因为存在进位问题，使得某一位计算结果的得出和所有低于它的位相关。
因此，为了减少进位传输所耗的时间，人们设计了多种类型的加法器，于是便有了我们在本课题中所要用到的超前进位加法器——74LS283。
三人分工: 加法器部分:1译码器部分:2数码管部分:3（ps：答辩部分老师说：你就一个数码管？然后老师什么也不问，直接给了个及格。
）目录一、技术要求 (4)二、摘要 (4)三、总体设计方案的论证及选择 (4)1、加法器的选取 (4)2、译码器的选取 (4)3、数码管的选取 (5)四.设计方案的原理框图 (5)五.单元电路设计，主要元器件选择与电路参数计算 (6)1、逻辑开关 (6)2、加法器设计 (6)3、译码器设计 (7)4、数码管设计 (10)六、总图 (11)七、参考文献 (12)八、附件（元器件清单） (12)九、心得体会 (13)十、评语表 (14)一.技术要求1.四位二进制加数与被加数输入2.二位数码管显示二.摘要该设计主要包括两个部分：一是用加法器实现四位二进制加数与被加数的输入，二是将相加产生的二进制和数用二位数码管显示，在此设计中加法器是重点，数码显示是难点。
四位二进制加法器电工电子课程设计
长安大学电子技术课程设计4位二进制加法器专业车辆工程班级22010901姓名韩塽指导教师顾樱华日期2011、6、26目录一、技术要求 (2)二、摘要 (2)三、总体设计方案的论证及选择 (2)1、加法器的选取 (2)2、译码器的选取 (2)3、数码管的选取 (3)四.设计方案的原理框图，总体电路图，接线图及说明 (3)1、总体原理图 (3)2、总体接线图 (4)五.单元电路设计，主要元器件选择与电路参数计算 (4)1、逻辑开关 (4)2、加法器设计 (5)3、译码器设计 (7)4、数码管设计 (9)六、收获与体会 (10)七、参考文献 (11)八、附件（元器件清单） (12)评语 (13)一.技术要求1.四位二进制加数与被加数输入2.二位数码管显示二.摘要该设计主要包括两个部分：一是用加法器实现四位二进制加数与被加数的输入，二是将相加产生的二进制和数用二位数码管显示，在此设计中加法器是重点，数码显示是难点。
数码显示采用计数器，译码器七段译码显示管来实现。
加法器分为半加器和全加器，半加器只能实现两个一位二进制数的相加，其只考虑两个加数本身的求和而不考虑低位来的进数位。
目前使用最广泛的二进制加法器是二进制并行加法器。
三.总体设计方案的论证及选择1.加法器的选取二进制并行加法器是一种能并行产生两个n位二进制算术和的组合逻辑电路。
按其进位方式的不同，可分为串行进位二进制并行加法器和超前进位二进制并行加法器两种类型。
所以根据加法器的工作速度选取超前进位加法器。
这里供选取的超前进位加法器有74LS283，CT74LS283，SN74LS283，DM74LS283，HD74LS283，M74LS283 可供选择。
由于我们是非电专业，对电子器件的选取要求不高，为使设计简单起见所以选74LS283加法器。
2.译码器的选取译码器是一种具有“翻译”功能的逻辑电路，这种电路能将输入二进制代码的各种状态，按照其原意翻译成对应的输出信号。
4位二进制加法器课程设计
长安大学电工与电子技术课程设计题目：4位二进制加法器学院：汽车学院专业：汽车运用工程班级：姓名：学号：指导老师：李三财目录一、课题名称与技术要求···························二、摘要·········································三、总体设计方案论证及选择·······················1、方案论证与选择······························2、加法器的选取································3、译码器的选取································4、数码管的选取································四、设计方案的原理框图、总体电路原理图及说明·····1、原理框图····································2、总体电路原理图······························3、说明········································五、单元电路设计、主要元器件选择及电路参数计算···1、单元电路设计································2、主要元器件选择······························六、收获与体会及存在的问题·······················七、参考文献·····································八、附件·········································一、课题名称及技术要求1、课题名称：四位二进制加法器2、技术要求：a、四位二进制加数与被加数输入b、二位数码管显示二、摘要本加法器要实现能够输入加数和被加数，并且还能够将最终结果用二位数码管显示出来的功能。
EDA-四位二进制加法器设计实验步骤
作业2：4位加法器设计（1）任务设计带进位的4位二进制加法器。
（2）要求要考虑低位的进位。
进行仿真。
用ispLSI1016E-80LJ44实现。
步骤一：打开ispDesign EXPERT,单击file，选择new project，弹出如下创建新项目对话框，建子目录，在“保存在（I）”栏，用鼠标点击▼，任选可用区（盘），如 D：区（盘），用鼠标点击从右数的第三个小图标（新建文件夹），自动生成新建文件夹子目录，起一个项目文件夹名（应为便于你记住的英文或拼音），如liu2009，并用鼠标双击文件夹名。
选择 project type：Verilog HDL 。
步骤二：给项目起名（应为便于你记住的英文或拼音，如liu），用鼠标点击保存（S）。
选中器件为ispLSI1016E-80LJ44。
并用鼠标双击下图第一行，并给项目源文件加标题名如liu蓝条示（如将有多个项目源文件，加标题名时要加以区分，这里只针对一题，为了简单，标题名用 liu）。
图1.步骤三：点击Source下拉选New,弹出窗口，选择上面左下角的Verilog Module ，设置名称如图所示：步骤四：在TextEditer中编辑输入Verilog 语言源程序：module liu1(a,b,c1,cout,sum);output cout;output[3:0] sum;input[3:0] a,b;input c1;assign {cout,sum}=a+b+c1;endmodule步骤五：在Text Editor中点File下拉Save As,将源文件Liu1.v存D盘Liu2009,退出。
选择tools ，synplicity synplify synthesis，点击菜单栏上的“P”，ADD ：步骤六：在如下界面下部点击Chang，确认选器件ispLSI1016E-80LJ44,并运行。
通过Done!在该界面点File下拉Save As,以Liu1保存，退出。
四位二进制同步加法计数器课程设计(缺0111 1000 1010 1011)
成绩评定表课程设计任务书目录一、课程设计目的 (1)二、设计框图 (1)三、实现过程 (2)1、ISE实现过程 (2)1.1建立工程 (2)1.2调试程序 (2)1.3波形仿真 (5)1.4引脚锁定与下载 (8)1.5仿真结果分析 (10)2、MULTISIM实现过程 (10)2.1求驱动方程 (10)2.2画逻辑电路图 (14)2.3逻辑分析仪的仿真 (15)2.4结果分析 (15)四、总结 (16)五、参考书目 (17)一、课程设计目的1了解同步减法计数器工作原理和逻辑功能。
2掌握计数器电路的分析、设计方法及应用。
3.学会正确使用JK 触发器。
二、设计框图状态转换图是描述时序电路的一种方法，具有形象直观的特点，即其把所用触发器的状态转换关系及转换条件用几何图形表示出来，十分清新，便于查看。
在本课程设计中，四位二进制同步加法计数器用四个CP 下降沿触发的JK 触发器实现，其中有相应的跳变，在状态转换图中可以清晰地显示出来。
具体结构示意框图和状态转换图如下：去除约束项后如下：0110100111001101111011110101010000110010000100000/0/0/0/0/0/0/0/0/0/−−←−−←−−←−−←−−←−→−−→−−→−−→−−→−B:状态转换图四位二进制同步加法计数器CP输入加法计数脉冲C输出进位信号A ：结构示意框图三、实现过程1. ISE实现过程1.1建立工程。
File——〉New Project；输入Project Name；即工程名;Project Location，即工程保存的位置；然后next——>……——>next直至finish。
图1.1图1.21.2调试程序。
右击xc95*x1-**，选New Source，再选VHDL Module后，填加文件名——〉next一直到finish。
图1.3图1.4写入程序，保存程序图1.5具体程序如下：library IEEE;use IEEE.STD_LOGIC_1164.ALL;use IEEE.STD_LOGIC_UNSIGNED.ALL;entity count10 isport(CP,r:in std_logic;q:out std_logic_vector(3 downto 0));end count10;architecture behavioral of count10 issignal count:std_logic_vector(3 downto 0);beginprocess(cp,r)beginif r='0' then count<="0000";elsif cp'event and cp='1' thenif count="0110" thencount<="1001";else count<=count+1;if count="1111" thencount<="0000";elsif count="1001" thencount<="1100";end if;end if;end if;end process;q<=count;end behavioral ;双击Implement Design（或右键Run），运行程序，调试成功显示如下：图1.61.3波形仿真。
电子设计(EDA)实验报告(4位二进制加法器)
电子设计（EDA）实验报告（4位二进制加法器）一、实验名称4位二进制加法器二、实验目的掌握输入编辑原理图文件的方法；掌握编译原理图文件的方法；掌握仿真原理图文件的方法；理解Quartus 2 器件编程的方法三、实验环境计算机与Quartus 2 工具软件四、实验原理图、源程序entity halfadd isport(a1,b1:in bit;s1,c1:out bit);end ;architecture a of halfadd isbeginprocess(a1,b1)begins1<=a1 xor b1 after 10ns;c1<=a1 and b1 after 10ns;end process;end a;entity orgate isport(a,b:in bit;o:out bit);end orgate;architecture a of orgate isbegino<=a or b;end a;entity fulladd isport(i1,i2,c_in:in bit;fs,c_out:out bit);end ;architecture a of fulladd issignal temp_s,temp_c1,temp_c2:bit; component halfaddport(a1,b1:in bit;s1,c1:out bit);end component;component orgate port(a,b:in bit;o:out bit);end component;beginu0:halfadd port map(i1,i2,temp_s,temp_c1);u1:halfadd port map(temp_s,c_in,fs,temp_c2); u2:orgate port map(temp_c1,temp_c2,c_out); end a;entity add4 isport(a,b:in bit_vector(3 downto 0);cin:in bit;fs:out bit_vector(3 downto 0);cout:out bit);end add4;architecture a of add4 issignal temp_co0,temp_co1,temp_co2:bit; component fulladd isport(i1,i2,c_in:in bit;fs,c_out:out bit);end component;beginu0:fulladd port map(a(0),b(0),cin,fs(0),temp_co0);u1:fulladd port map(a(1),b(1),temp_co0,fs(1),temp_co1);u2:fulladd port map(a(2),b(2),temp_co1,fs(2),temp_co2);u3:fulladd port map(a(3),b(3),temp_co2,fs(3),cout);end a;五、实验波形图及分析延迟12.08ns。
数字逻辑4位二进制加法计数器的设计
实验4：4位二进制加法计数器的设计
实验者：
地点：宿舍
时间：
硬件：PC 主要软件： Quartu s Ⅱ 9.1
4．1 实验目的
通过实验加深对计数器工作原理的理解，掌握实际工程中采用的基本设计方法。
4．2 实验内容
（1）在Quarturs Ⅱ9.1设计环境下，用J-K 触发器设计一个4位二进制同步加法计数器，并进行仿真。
（2）改用标准参数化模块(LPM)功能库lpm_counter 模块实现同一功能。
4．3 原理提示
计数器： 对CLK 脉冲（称为“计数脉冲”）进行计数，计数值一般就是电路的状态值。
计数器的框图如图4-1所示。
CLK ： 计数脉冲。
每来一个CLK 脉冲，计数值加1（或减1）。
CLR ： 计数值清零控制端。
当CLR 有效时，计数值被强制置0。
LOAD ：置数控制端。
当LOAD 有效时，计数值被强制置为指定的值。
计数器
Q 3 Q 2 Q 1 Q 0 LOAD
CLR
CLK
图4-1 计数器框图。
四位二进制加法器课程设计
长安大学电工与电子技术课程设计四位二进制加法器专业__ 车辆工程__班级姓名指导教师李民日期_2012.6.11~15__目录一、评语 (2)二、题目名称 (2)三、技术要求 (4)四、摘要和前言 (4)五、总体设计方案的论证和选择 (4)1、加法器的选取 (4)2、译码器的选取 (4)3、数码管的选取 (5)六、设计方案的原理，总体电路图 (5)1、总体原理图 (5)2、总体接线图 (6)七、单元电路设计，主要元器件选择与电路参数计算 (6)1、数据开关设计 (6)2、加法器设计 (7)3、译码器设计 (8)4、数码管设计 (11)八、元器件清单 (12)九、收获与体会 (12)十、参考文献 (13)十一、鸣谢 (13)十二、附录 (13)一、题目名称四位二进制加法器二.技术要求1.四位二进制加数与被加数输入2.二位数码管显示三、前言和摘要四位二进制加法器的设计包括：1、四位二进制加数和被加数的输入，2、两个数的相加运算和和的输出，3、将两个数的和通过译码器显示在数码管上。
二进制数的输入可以通过数据开关实现，用加法器可以进行二进制数的加法运算。
两个四位二进制数相加后的和在十进制数的0~30内，其中产生的进位和对十进制数十位的判断和显示是重点和难点，这需要通过译码器来实现。
对数据译码后即可用合适的数码管与译码器相连，显示数据。
四、总体设计方案的论证和元件选择1、加法器的选择在数字系统中，经常需要进行算术运算，逻辑操作和数字大小比较等操作，实现这些运算功能的电路时加法器。
加法器是一种逻辑组合电路，主要功能是实现二进制数的算数加法运算。
加法器有两种基本类型：半加器和全加器。
半加器是指对两个输入数据位进行加法，输出一个结果位和进位，不产生进位输入的加法器电路，是实现两个一位二进制数的加法运算电路。
全加器是实现两个一位二进制数和低位来的进位数相加，求得和数和向高位进位的逻辑电路。
根据加法器的工作速度选取超前进位加法器。
实验74位二进制并行加法器的设计-副本
实验74位二进制并行加法器的设计-副本实验7 4位二进制并行加法器的设计一、实验目的学习加法器的设计、仿真和硬件测试，进一步熟悉VHDL设计技术。
二、实验条件1、PC机一台。
2、开发软件：Max+plusⅡ。
3、实验设备：GW48-CK EDA实验开发系统。
4、选用芯片：ACEX系列EP1K30TC144-3。
三、实验原理多位加法器的构成有两种方式：并行进位和串行进位。
并行进位加法器设有进位产生逻辑，运算速度较快；串行进位方式是将全加器级联构成多位加法器。
并行进位加法器通常比串行级联加法器占用更多的资源。
随着位数的增加，相同位数的并行加法器与串行加法器的资源占用差距也越来越大。
因此，在工程中使用加法器时，要在速度和容量之间寻找平衡点。
实践证明，4位二进制并行加法器和串行级联加法器占用几乎相同的资源。
这样，多位加法器由4位二进制并行加法器级联构成是较好的折中选择。
图1 4位二进制并行加法器原理图四、实验内容1、编写图1 所示4位二进制并行加法器的VHDL程序，并在MAX+plusII上对4位加法器进行编译、仿真。
2、实验内容2：引脚锁定以及硬件下载测试。
目标器件是ACEX1K30，建议选实验电路模式1，键1可输入4位加数（此值显示于键对应的数码管上）；键3可输入4位被加数（此值显示于键对应的数码管上）；加法器最低进位位由键8控制；加数和显示于数码管5；加法器溢出位由发光管D8显示。
五、实验报告：将实验原理、硬件测试实验结果写进实验报告。
六、实验思考题：如何用4位加法器实现8位加法器。
七、参考资料1、4位加法器的参考程序：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY ADDER4B IS --4位二进制并行加法器PORT(C4:IN STD_LOGIC; --低位来的进位A4:IN STD_LOGIC_VECTOR(3 DOWNTO 0); --4位加数B4:IN STD_LOGIC_VECTOR(3 DOWNTO 0); --4位被加数S4:OUT STD_LOGIC_VECTOR(3 DOWNTO 0); --4位和CO4:OUT STD_LOGIC); --进位输出END ENTITY ADDER4B;ARCHITECTURE ART OF ADDER4B ISSIGNAL S5:STD_LOGIC_VECTOR(4 DOWNTO 0);SIGNAL A5,B5:STD_LOGIC_VECTOR(4 DOWNTO 0);BEGINA5<='0'& A4; --将4位加数矢量扩为5位，为进位提供空间B5<='0'& B4; --将4位被加数矢量扩为5位，为进位提供空间S5<=A5+B5+C4;S4<=S5(3 DOWNTO 0);CO4<=S5(4);END ARCHITECTURE ART;2、参考管脚设定图2 4位加法器参考管脚设定。
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课题名称与技术要求
课题名称：
四位二进制加法器设计
技术要求：
1)四位二进制加数与被加数输入
2)二位数码管显示
摘要
本设计通过八个开关将A3,A2,A1,A0和B3,B2,B1,B0信号作为加数和被加数输入四位串行进位加法器相加，将输出信号S3,S2,S1,S0和向高位的进位
C3通过译码器Ⅰ译码，再将输出的Y3,Y2,Y1,Y0和X3,X2,X1,X0各自分别通过一个74LS247译码器，最后分别通过数码管BS204实现二位显示。
本设计中译码器Ⅰ由两部分组成，包括五位二进制译码器和八位二进制输出器。
信号S3,S2,S1,S0和向高位的进位C3输入五位二进制-脉冲产生器，将得到的n（五位二进制数码对应的十进制数）个脉冲信号输入八位二进制输出器，使电路的后续部分得以执行。
总体论证方案与选择
设计思路：两个四位二进制数的输入可用八个开关实现，这两个二进制数经全加器求和后最多可以是五位二进制数。
本题又要求用两个数码管分别显示求和结果的十进制十位和各位，因此需要两个译码器Ⅱ分别译码十位和
个位。
综上所述，需要设计一个译码器Ⅰ，能将求和得到的五位二进制数译成八位，其中四位表示这个五位二进制数对应十进制数的十位，另四位表示个位。
而译码器Ⅱ有现成的芯片可选用，此处可选74LS247，故设计重点就在译码器Ⅰ。
加法器选择
全加器：能对两个1位二进制数进行相加并考虑低位来的进位，即相当于3个1位二进制数相加，求得和及进位的逻辑电路称为全加器。
或：不仅考虑两个一位二进制数相加，而且还考虑来自低位进位数相加的运算电路，称为全加器。
1)串行进位加法器
构成：把n位全加器串联起来，低位全加器的进位输出连接到相邻的高位全加器的进位输入。
优点：电路比较简单。
最大缺点：进位信号是由低位向高位逐级传递的，运算速度慢。
2)超前进位加法器
为了提高运算速度，必须设法减小或消除由于进位信号逐级传递所消耗的时间，于是制成了超前进位加法器。
优点：与串行进位加法器相比，（特别是位数比较大的时候）超前进位加法器的延迟时间大大缩短了。
缺点：电路比较复杂。
综上所述，由于此处位数为4（比较小），出于简单起见，这里选择串行进位加法器。
译码器Ⅱ选择
译码是编码的逆过程，将输入的每个二进制代码赋予的含意“翻译”过来，给出相应的输出信号。
译码器是使用比较广泛的器材之一，主要分为：变量译码器和码制译码器，其中二进制译码器、二-十进制译码器和显示译码器三种最典型，使用十分广泛。
显示译码器又分为七段译码器和八段
译码器，此处选择七段译码器。
综上所述，最终选择74LS247译码器。
数码管选择
此处选七段发光二极管（LED ）显示器，LED 数码管要显示BCD 码所表示的十进制数字就需要有一个专门的译码器，该译码器不但要有译码功能，还要有相当的驱动能力。
上述选取了74LS247译码器，为了与该译码器配用，因此选取BS204数码管。
总体设计
原理框图
总电路图
十位
个位
数码管
数码管
说明：通过八个开关将A3,A2,A1,A0和B3,B2,B1,B0信号作为加数和被加数输入四位串行进位加法器相加，将输出信号S3,S2,S1,S0和向高位的进位
C3通过译码器Ⅰ译码，再将输出的Y3,Y2,Y1,Y0和X3,X2,X1,X0各自分别通过一个74LS247译码器，最后分别通过数码管BS204实现二位显示。
单元设计
加数与被加数输入
分别用八个开关实现加数和被加数的输入，开关闭合表示1，开关打开表示0。
详见总电路图。
加法器设计
两个一位二进制数相加，叫做半加，实现半加操作的电路，称为半加器。
所谓“半加”，就是只考虑两个加数本身的求和，而没有考虑地位来的进位数。
半加器逻辑图及符号
全加器可用两个半加器和一个或门组成，如图所示。
A i和B i在第一个半加器中相加，得出的和再跟C i-1在第二个半加器中相加，即得出全加和S i。
两个半加器的进位数通过或门输出作为本位的进位数C i。
全加器也是一种组合逻辑电路，其图形符号如下图所示。
全加器逻辑图及符号
四位二进制串行进位加法器逻辑图（详细电路图见附录三）如下：
译码器Ⅰ设计
译码器Ⅰ组成如下图：
说明：由全加器得到的和（最多5位）从A端输入，经五位二进制-脉冲
产生器，得到n（五位二进制数码对应的十进制数）个脉冲信号，并将其输入八位二进制输出器，在B端得到八位二进制数码，其中4位表示十进制的十位数，另4位表示十进制的个位数。
此为译码器工作流程。
八位二进制输出器真值表见附录五
由真值表写出驱动方程：
J0=K0=1
J1=K1=X0
J2=K2=X1·X0
J3=K3=X2·X1·X0+X2·X1·X0
J4=K4=X3· X2·X1·X0
J5=K5=Y0·X3·X2·X1·X0
八位二进制输出器电路图见附录四
译码器Ⅱ（74LS247译码器）设计
74LS247引脚图
74LS247功能表
七段显示译码器的主要功能是把“8421”二-十进制代码译成对应于数码管的七字段信号，驱动数码管，显示出相应的十进制数码。
数码管设计
半导体七段显示器分为共阴极接法和共阳极接法两种，此处为了与74LS247译码器配套选用BS204共阳极数码管。
LED数码管共阳极接法LED显示器
心得体会
通过本次课程设计，我加深了对所学知识的理解，并对某些知识进行了很好地应用，如J-K触发器等。
同时，我也更加强化了自己查阅资料的能力，这有助于提高我的自学能力，整个过程中我还有请教同学。
总之，本次课程设计更加激发了我的学习欲望，有利于我后续课程的学习。
当然，在这次课设中，我也遇到了不少问题，如对于译码器Ⅰ的处理，这个问题还没完全解决，最近几天也查过资料和咨询过同学，但由于时间紧迫等原因，对于其中如何由五位二进制数激发得到n（五位二进制数码对应的十进制数）个脉冲信号还是没能很好地解决，看来只能留待以后去思考了。
总之，这次课设让我收获不少。
参考文献
[1] 数字电路逻辑设计（第三版）王毓银主编高等教育出版社
[2] 电子技术李春茂主编科学技术文献出版社
[3] 数字电子技术基础解题指南唐竞新主编清华大学出版社
附录
附录一：特别说明
本论文中译码器Ⅰ组成图及附录中各图表纯属原创，原理图为讨论之结果，其它图表有借鉴参考文献，文中某些概念性描述也来
源于文献，如与他人论文中某些部分存在相似之处，敬请明鉴。
附录二：元件材料清单
74LS247译码器2个
BS204共阳极数码管 2个
510Ω电阻14个
与门13个
或门3个
异或门7个
J-K触发器6个附录三：串行进位加法器详细电路图
附录四：八位二进制输出器电路图。