七段数码显示译码器电路的设计
7段数码显示译码器设计
7段数码显示译码器设计
设计一个7段数码显示译码器，主要功能是将4位二进制编码转换为用7段LED显示的十进制数。
具体设计过程如下：
1.确定电路的输入和输出：输入为4位二进制编码，输出为7段LED 显示的十进制数。
2.确定译码器类型：由于需要将二进制编码转换为十进制数，可以选用BCD-7段译码器或者十进制译码器作为基本器件。
3.确定电路原理图：根据所选的译码器类型，画出电路原理图。
在原理图中，需要连接一个4位二进制编码器到译码器的输入端，同时将译码器的输出连接到7段LED显示器的相应段。
4.电路连接和布线：将译码器和7段LED显示器连接到电源和接地线上，并将4位二进制编码器的输出连接到译码器的输入端。
5.电源和接地线：将电源和接地线正确连接到电路中，确保电路能够正确工作。
6.电路调试和测试：通过输入不同的4位二进制编码来测试电路的译码功能，确保译码器能够正确地将二进制编码转换为十进制数，并且在7段LED显示器上显示。
7.电路性能优化和改进：根据测试结果，对电路进行进一步的优化和改进。
可以考虑是否需要增加输入的保护电路，或者改进电源和接地线的布线方式来提高电路的性能。
总结：
以上是设计一个7段数码显示译码器的基本步骤，通过选择合适的译码器类型，正确连接电路和调试测试，可以实现4位二进制编码到十进制数的转换，并在7段LED显示器上显示。
在设计过程中，需要注意电路连接的正确性和稳定性，以及对电路的性能进行优化和改进。
EDA实验报告
EDA实验报告班级：姓名：目录实验一：七段数码显示译码器设计 (1)摘要 (1)实验原理 (1)实验方案及仿真 (1)引脚下载 (2)实验结果与分析 (3)附录 (3)实验二：序列检测器设计 (6)摘要 (6)实验原理 (6)实现方案及仿真 (6)引脚下载 (7)实验结果与分析 (8)实验三：数控分频器的设计 (11)摘要 (11)实验原理 (11)方案的实现与仿真 (11)引脚下载 (12)实验结果及总结 (12)附录 (12)实验四：正弦信号发生器 (14)摘要 (14)实验原理 (14)实现方案与仿真 (14)嵌入式逻辑分析及管脚下载 (16)实验结果与分析 (17)附录 (18)实验一：七段数码显示译码器设计摘要：七段译码器是一种简单的组合电路，利用QuartusII的VHDL语言十分方便的设计出七段数码显示译码器。
将其生成原理图，再与四位二进制计数器组合而成的一个用数码管显示的十六位计数器。
整个设计过程完整的学习了QuartusII的整个设计流程。
实验原理：七段数码是纯组合电路，通常的小规模专用IC，如74或4000系列的器件只能作十进制BCD码译码，然而数字系统中的数据处理和运算都是2进制的，所以输出表达都是16进制的，为了满足16进制数的译码显示，最方便的方法就是利用译码程序在FPGA\CPLD中来实现。
本实验作为7段译码器，输出信号LED7S的7位分别是g、f、e、d、c、b、a，高位在左，低位在右。
例如当LED7S 输出为“1101101”时，数码管的7个段g、f、e、d、c、b、a分别为1、1、0、1、1、1、0、1。
接有高电平段发亮，于是数码管显示“5”。
实验方案及仿真：I、七段数码显示管的设计实现利用VHDL描述语言进行FPGA上的编译实现七段数码显示译码器的设计。
运行QuartusII在G:\QuartusII\LED7S\下新建一个工程文件。
新建一个vhdl语言编译文件，编写七段数码显示管的程序见附录1-1。
实验五-7段数码显示译码器设计
实验五7段数码显示译码器设计实验报告一、实验要求1、GW48实验箱2、写出7段数码显示译码器程序3、总结实验步骤和实验结果二、实验内容1、说明例中各语句的含义，以及该例的整体功能。
在max+plus2或quartus2上对以下该例进行编辑、编译、综合、适配仿真，给出其所有信号的时序仿真波形。
module zdw(in,out);output [6:0]out;input [3:0]in;reg[6:0]out;always@(in)begincase(in)4'd0: out=7'b1111110;4'd1: out=7'b0110000;4'd2: out=7'b1101101;4'd3: out=7'b1111001;4'd4: out=7'b0110011;4'd5: out=7'b1011011;4'd6: out=7'b1011111;4'd7: out=7'b1110000;4'd8: out=7'b1111111;4'd9: out=7'b1111011;4'd10: out=7'b1110111;4'd11: out=7'b0011111;4'd12: out=7'b1001110;4'd13: out=7'b0111101;4'd14: out=7'b1001111;4'd15: out=7'b1000111;default: out=7'bx;endcaseendendmodule2、引脚锁定以及硬件下载测试。
建议选实验电路模式6，用数码8显示译码输出（PIO46—PIO40）。
键8，键7，键6，键5四位控制输入，硬件验证译码器的工作性能。
十六进制7段数码显示译码器设计实验报告
十六进制7段数码显示译码器设计实验报告实验报告：十六进制7段数码显示译码器设计一、实验目的本实验的主要目的是设计一种用于将十六进制数码转化为七段显示的译码器电路。
通过这个实验，我们可以学习和了解数字电路的工作原理、数码管的控制方式以及七段数码的译码方法。
二、实验原理本实验所用到的数码管为共阳数码管，它由7个发光二极管组成，其中的每一个发光二极管称为一个段。
这七个段依次为a、b、c、d、e、f和g，它们分别对应数码管上的abcdefg七个引脚。
当一些引脚输出高电平时，相应的段就会被点亮，从而显示出特定的字符。
为了实现将十六进制数码转化为七段显示的功能，我们需要设计一个译码器电路。
译码器电路的输入为十六进制数码，输出为七段信号，用于控制数码管的每个段的亮灭情况。
为了简化设计，我们可以采用CMOS数字集成电路74LS47来实现译码器电路。
该集成电路内部集成了BCD转七段译码器，可以将二进制代码转化为七段数码显示所需要的信号。
它的输入为四个二进制输入端口A、B、C和D，输出为七个段芯片（a、b、c、d、e、f和g）的控制信号。
三、实验步骤1.首先，根据74LS47的真值表，确定译码器的输入和输出。
2.根据真值表，画出逻辑图，确定硬件电路的连接方式。
3.按照逻辑图和电路连接方式，进行硬件电路的布线。
4.按照实验仪器的操作说明，对电路进行调试和测试。
5.将输入端口连接至外部的十六进制信号源，观察输出端口的数据是否正确。
6.验证电路的正确性和稳定性，如果出现问题，进行排除和修复。
四、实验结果经过实验，我们成功地设计并实现了一个十六进制7段数码显示译码器电路。
当输入端口接收到一个十六进制信号时，通过电路的处理和转换，将其转化为了相应的七段信号，用于控制数码管的每个段的亮灭情况。
通过实验观察，我们发现电路的输出结果与预期一致，且工作稳定。
五、实验总结通过这个实验，我们对于数字电路的工作原理和数码管的控制方式有了更深的了解。
实验一7段数码显示译码器设计
实验一. 7段数码显示译码器设计一.实验目的1.学习7段数码显示译码器设计。
2.进一步熟悉VHDL设计技术,掌握CASE语句的使用。
3.掌握文本输入法的顶层设计方法。
二．实验原理7段数码显示器是纯组合电路。
为了满足十六进制数的译码显示，最方便的方法就是利用译码程序在FPGA/CPLD中实现。
例1作为7段译码器的VHDL的程序，A[3..0]是二进制码输入端，LED7S是7段输出信号。
输出信号LED7S的位分别接数码管的7个段，高位在左，低为在右。
例如当LED7S输出为“1101101”时，数码管的7个段：g、f、e、d、c、b、a分别接1、1、0、1、1、0、1；接有高电平的段发亮,于是数码管显示“5”。
例1：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY DECL7S ISPORT( A: IN STD_LOGIC_VECTOR(3 DOWNTO 0);LED7S: OUT STD_LOGIC_VECTOR(6 DOWNTO 0));END DECL7S;ARCHITECTURE ONE OF DECL7S ISBEGINPROCESS(A)BEGINCASE A ISWHEN "0000" => LED7S<="0111111";WHEN "0001" => LED7S<="0000110";WHEN "0010" => LED7S<="1011011";WHEN "0011" => LED7S<="1001111";WHEN "0100" => LED7S<="1100110";WHEN "0101" => LED7S<="1101101";WHEN "0110" => LED7S<="1111101";WHEN "0111" => LED7S<="0000111";WHEN "1000" => LED7S<="1111111";WHEN "1001" => LED7S<="1101111";WHEN "1010" => LED7S<="1110111";WHEN "1011" => LED7S<="1111100";WHEN "1100" => LED7S<="0111001";WHEN "1101" => LED7S<="1011110";WHEN "1110" => LED7S<="1111001";WHEN "1111" => LED7S<="1110001";WHEN OTHERS => NULL;END CASE;END PROCESS;END ONE;三．实验内容1．说明例1各语句的含义，以及该例的整体功能。
七段数码管显示译码器
七段数码管显示译码器本页仅作为文档页封面，使用时可以删除This document is for reference only-rar21year.March可编程逻辑器件技术项目设计报告课题名称：七段数码管显示译码器班级：13电子(2)班姓名：许宋如指导老师：龚兰芳一、设计要求1）用VHDL语言设计一个可以实现以下功能的程序：输入时思位二进制数，输出时对应的十进制。
2）用四个开关代表四位二进制数，单个数码管显示对应的十进制数。
3）编完程序之后并在开发系统上进行硬件测试。
二、任务分析用来驱动各种显示器件，从而将用二进制代码表示的数字，文字，符号翻译成人们习惯的形式直观的显示出来的电路，称为显示译码器。
这种显示译码器用多种发光器件构成。
例如半导体发光二极管，液晶灯。
以发光二极管的七段数码管显示译码器为例进行说明。
七段字形译码器的真值表：设计原理图：四、硬件要求主芯片EPM240T100C5,4个开关，一个共阴七段数码管。
五、源程序library ieee;use ieee.std_logic_1164.all;entity yima isport(l:out std_logic_vector(5 downto 0);d0,d1,d2,d3:in std_logic;a,b,c,d,e,f,g:out std_logic);end yima;architecture behav of yima issignal m:std_logic_vector(3 downto 0); signal seg7:std_logic_vector(6 downto 0); beginl<=”011111”;m<=d3&d2&d1&d0;with m selectseg <=”011111”when ”0000”,“0000110”when “0001”,“1011011”when “0010”,“1001111”when “0011”,“1100110”when “0100”,“1101101”when “0101”,“1111101”when “0110”,“0000111”when “0111”,“1111111”when “1000”,“1100111”when “1001”，“1110111”when “1010”，“0111001”when “1011”，“0111001”when “1100”，“1011110”when “1101”，“1111001”when “1110”，“1110001”when “1111”，“0000000”when others;g<=seg7(6);f<=seg7(5);e<=seg7(4);d<=seg7(3);c<=seg7(2);b<=seg7(1);a<=seg7(0);end behav;六、接线图七、现象描述在硬件上测试，现象结果是，当被分配的引脚的四个拨码开关打到相应位置的二进制对应的七段显示器数码管上显示出相应的字形，例如：当拨码开关对应的二进制为1000的是字形8.八、总结通过这次课题实验，熟悉了各程序模块的编写特点，主要是进程语句模块，和结构体以及实体模块的程序编写。
7段数码显示译码器设计
7段数码显示译码器设计数码显示译码器是一种可以将二进制代码转换为数码形式输出的电子装置。
它是数字电路中常见且重要的组成部分，用于将二进制数据转换为人们可以直接阅读和理解的数码显示。
本文将介绍一个基于74LS47芯片的7段数码显示译码器的设计。
一、设计目标设计一个能够接受4位二进制代码输入，并将其转换为对应的七段数码形式输出的译码器电路。
二、74LS47芯片介绍74LS47是一种四位BCD-7段数码译码器/驱动器芯片，它能够将4位BCD代码转换为对应的七段数码输出。
该芯片具有以下特点：1.输入：4位BCD代码（A，B，C和D）2.输出：共阳极（共阳）显示器的七个引脚（a，b，c，d，e，f和g）3.功能：将BCD代码转换为七段数码形式输出，用于显示三、电路设计1.将74LS47芯片的引脚连接至7段数码显示器的a，b，c，d，e，f和g引脚。
这些引脚负责控制七段数码的每个段。
2.A，B，C和D引脚接收4位二进制代码输入。
3. 第一个74LS47芯片的Vcc引脚连接到正电源，GND引脚连接到地。
4. 还需将每个74LS47芯片的GA和GB引脚连接在一起，形成一个输入信号的链。
GA和GB引脚连接到Vcc电源端。
5.在接有显示器的七段段引脚（a，b，c，d，e，f，g）和段选择（a-g`）之间插入电阻。
这些电阻可用于限流，避免过高电流对显示器和芯片造成损坏。
6.确保芯片和显示器之间的信号传输有效，没有短路或脱离接地。
四、工作原理1.输入：通过A、B、C和D四个引脚接收4位BCD代码，一共有16个可能的输入组合。
2.输出：将四位BCD代码转换为相应的七段数码输出，用于显示。
例如，输入“0000”将转换为“0”的数码形式。
3.七段显示器共阳极（共阳）：对于共阳极的显示器，七个段引脚（a，b，c，d，e，f和g）的高电平将被激活，且通过公共引脚控制显示的数码部分。
4.区分位和段：每个数码位由七个段组成，通过该段的点亮和熄灭来表示所需显示的数字。
(完整word版)7段数码显示译码器设计
广州大学学生实验报告实验室： 电子信息楼 317EDA 2017 年10 月 16 日一 实验目的a) 学习7段数码显示译码器设计；学习VHDL 的多层次设计方法二 实验原理a) 如图是共阴极数码管。
b) 七段数码管是纯组合电路，通常小规模专用IC ，如74或4000系列的器件只能做十进制BCD 译码。
然而.数字系统中的数据都是2vhdl 译码程序在FPGA 中来实现，4位码为A[3:0]，输出控制77位数据为LED7S[6:0]。
输出信号LED7S 的7位7个端，高位在左，低位在右。
例如当LED7S ”时，数码管的7个段g,f,e,d,c,b,a 分别接1，5,如果要考虑小dp ，这里不考虑小数点。
三实验设备a)FPGA实验箱，Cyclone III EP3C40Q24C08四实验内容和结果a)10进制译码器VHDL代码设计根据实验原理，输入7段数码管译码程序，如图所示：b)波形仿真显然，仿真结果和共阴数码管真值表结果相同，说明设计是正确的，能实现正常10进制译码c)引脚锁定和硬件验证如图所示：实验电路模式6，用数码8显示译码输出（PIO46-PIO40），键8/7/6/5四位控制输入硬件验证的结果也和仿真的结果一致，通过按键控制4位输入控制10进制数字，从数码管读出译码值。
发现电路是可行的，说明设计没有错误。
d)16进制译码器VHDL设计i.根据实验原理，输入7段数码管译码程序，如图所示，红色方框为添加了的程序代码，将10进制延伸到16进制，新增加了6个数据点。
ii.波形仿真，可以看到，输出可以对16个数据进行译码输出，遂可以知道该VHDL程序能实现16进制的译码，译码输出可以接数码管。
iii.引脚锁定和硬件仿真实验电路模式6，用数码8显示译码输出（PIO46-PIO40），键8/7/6/5四位控制输入硬件验证的结果也和仿真的结果一致，通过按键控制4位输入控制16进制数字，从数码管读出译码值。
BCD七段显示译码器电路图
BCD七段显示译码器电路图发布:2011-08-30 | 作者: | 来源: tangyaohua | 查看:3641次| 用户关注：BCD七段显示译码器发光二极管(LED)由特殊的半导体材料砷化镓、磷砷化镓等制成，可以单独使用，也可以组装成分段式或点阵式LED显示器件(半导体显示器)。
分段式显示器(LED数码管)由7条线段围成字型，每一段包含一个发光二极管。
外加正向电压时二极管导通，发出清晰的光，有红、黄、绿等色。
只要按规律控制各发光段的亮、灭，就可以显示各种字形或符号。
LED数码管有共阳、共阴之分。
图4-17(a)是共阴式LED数码管的原理图，图4-17(b)是BCD七段显示译码器发光二极管(LED)由特殊的半导体材料砷化镓、磷砷化镓等制成，可以单独使用，也可以组装成分段式或点阵式LED显示器件(半导体显示器)。
分段式显示器(LED数码管)由7条线段围成字型，每一段包含一个发光二极管。
外加正向电压时二极管导通，发出清晰的光，有红、黄、绿等色。
只要按规律控制各发光段的亮、灭，就可以显示各种字形或符号。
LED数码管有共阳、共阴之分。
图4 - 17(a)是共阴式LED数码管的原理图，图4-17(b)是其表示符号。
使用时，公共阴极接地，7个阳极a~g由相应的BCD七段译码器来驱动(控制)，如图 4 - 17(c)所示。
BCD七段译码器的输入是一位BCD码(以D、C、B、A表示)，输出是数码管各段的驱动信号(以F a~F g表示)，也称4—7译码器。
若用它驱动共阴LED数码管，则输出应为高有效，即输出为高(1)时，相应显示段发光。
例如，当输入8421码DCBA=0100时，应显示，即要求同时点亮b、c、f、g段，熄灭a、d、e段，故译码器的输出应为F a~F g=0110011，这也是一组代码，常称为段码。
同理，根据组成0~9这10个字形的要求可以列出8421BCD 七段译码器的真值表，见表4 - 12(未用码组省略)。
实验报告模板：实验二7段数码显示译码器
实验二7段数码显示译码器【实验目的】1．设计七段显示译码器，并在实验板上验证2．学习V erilog HDL文本文件进行逻辑设计输入；3．学习设计仿真工具的使用方法；【实验内容】1．实现BCD/七段显示译码器的“Verilog ”语言设计。
说明：7段显示译码器的输入为：IN0…IN3共5根，7段译码器的逻辑表同学自行设计，要求实现功能为：输入“0…15 ”（二进制），输出“0…9…F ”（显示数码），输出结果应在数码管（共阴）上显示出来。
2．使用工具为译码器建立一个元件符号3．设计仿真文件，进行验证。
4．编程下载并在实验箱上进行验证。
【实验原理】7段数码是纯组合电路。
通常的小规模专用IC，如74或4000系列的器件只能作十进制的BCD码译码，然而数字系统的数据处理和运算都是二进制的，所以输出表达式都是十六进制的。
为了满足十六进制数的译码显示，最方便的方法就是利用Verilog译码程序在FPGA/CPLD中实现。
首先要设计一段程序。
该程序可按照例3-2的case语句表述方法，再根据表4-2的真值表写出程序。
者输入的4位码为A【3:0】，输出控制7段共阴数码管的7位数据位LED7S【6:0】。
输出信号LED7S的7位分别接图4-74的工银数码管的7个段，高位在左，低位在右。
【程序源代码】（加注释）module LED (IN,led7);input[3:0] IN;output[6:0] led7; //定义输出信号reg[6:0] led7; //定规输出信号位7位的寄存器变量always@(IN) //IN为敏感性信号begin //主块开始case(IN) //使用了case语句4'b0000: led7<=7'b0111111;4'b0001: led7<=7'b0000110;4'b0010: led7<=7'b1011011;4'b0011: led7<=7'b1001111;4'b0100: led7<=7'b1100110;4'b0101: led7<=7'b1101101;4'b0110: led7<=7'b1111101;4'b0111: led7<=7'b0000111;4'b1000: led7<=7'b1111111;4'b1001: led7<=7'b1101111;default: led7<=7'b0111111;endcaseend //主块结束endmodule【仿真和测试结果】【硬件仿真结果：】【实验心得和体会】通过这次的7段数码显示译码器实验，我对EDA有了进一步的了解，对QuartusII有了了解以及在QuartusII的使用上有了一些经验。
EDA7段数码显示译码器设计(精)
EDA技术实验报告实验项目名称：7段数码显示译码器设计实验日期：2012.06.04实验成绩：实验评定标准：1）实验程序是否正确2）实验仿真、结果及分析是否合理3）实验报告是否按照规定格式实验目的实验器材学习7段数码显示译码器设计，学习VHDL的CASE语句应用及多层次设计方法。
Quartusll7.2 软件三、实验内容（实验过程）1、首先设计一个2选1的数据选择器（1）打开软件，选择菜单file —>new,在弹出的new对话框中选择Device Design Files 的VHDL File项，按OK键后进入VHDL文本编辑方式。
根据7段数码显示译码器的功能编辑相应的源程序。
如下: library ieee;use ieee.std」o gic_1164.all;en tity decl7s isport (a:i n std_logic_vector(3 dow nto 0; led7s:out std」o gic_vector(6 dow nto 0; end decl7s;architecture one of decl7s isbeg inprocess(abeg incase a iswhe n"0000"=>led7s<="0111111";whe n"0001"=>led7s<="0000110";whe n"0010"=>led7s<="1011011";whe n"0011"=>led7s<="1001111";whe n"0100"=>led7s<="1100110";whe n"0101"=>led7s<="1101101";whe n"0110"=>led7s<="1111101";whe n"0111"=>led7s<="0000111";whe n"1000"=>led7s<="1111111";whe n"1001"=>led7s<="1101111";whe n"1010"=>led7s<="1110111";whe n"1011"=>led7s<="1111100";whe n"1100"=>led7s<="0111001";whe n"1101"=>led7s<="1011110";whe n"1110"=>led7s<="1111001";whe n"1111"=>led7s<="1111001";whe n others =>nu II;end case;end process;end one;2、对该VHDL语言进行编辑后，无误后进行仿真。
基于FPGA的七段数码显示译码器的设计
基于FPGA的七段数码显示译码器的设计七段数码显示器是一种常见的显示设备，用于显示数字和一些字母字符。
在FPGA（Field Programmable Gate Array）上设计七段数码显示译码器可以实现数字输入到七段数码显示器的转换，并将对应的控制信号输出到相应的段。
FPGA是一种可编程逻辑设备，具有可重构性和可编程性，因此它可以用来设计各种数字逻辑电路，包括数码显示译码器。
设计一个基于FPGA的七段数码显示译码器需要以下步骤：
1.确定输入和输出：七段数码显示译码器的输入为数字（0-9），输出为七段数码显示器的段控制信号。
2.确定数码管的显示编码：七段数码管的每个段都有对应的编号，常用的编码方式有共阴极和共阳极两种。
确定使用哪种编码方式，决定了段控制信号的输出方式。
3.设计逻辑电路：根据数码管的显示编码和输入数字，设计逻辑电路来生成对应的段控制信号。
可以使用逻辑门、触发器和其他数字逻辑电路组合实现。
4. 编写HDL代码：使用硬件描述语言（如Verilog、VHDL等）编写逻辑电路的描述代码。
代码应包括输入端口、输出端口以及逻辑电路的实现。
5.进行仿真：使用仿真工具对编写的HDL代码进行仿真验证，确保逻辑电路的正确性。
6.确定FPGA芯片：选择适合需求的FPGA芯片，考虑输入输出端口数量、资源利用率以及时钟频率等因素。
7.进行综合：使用综合工具将编写的HDL代码综合为FPGA芯片可识别的级联逻辑门。
8.进行布局布线：使用布局布线工具将综合结果映射到FPGA芯片上的逻辑单元和连线。
9.进行时序分析：使用时序分析工具分析电路中的时序约束，如时钟频率，以确保电路工作正常。
7段显示译码器设计实验报告
数字钟实验报告学生专业：电子信息工程学生班级：151143C学生学号：*********学生姓名：***7段显示译码器设计151143324 ***一、实验目的：学习七段数码显示译码器设计，多层次设计方法和总线数据输入方式的仿真。
二、实验原理：7段BCD码译码器的设计，输出信号Segmentout的7位分别接数码管的7个段，高位在左，低位在右。
例如当Segmentout输出为“1101101”时，数码管的7个段：g、f、e、d、c、b、a分别接1、1、0、1、1、0、1，接有高电平的段发亮，于是数码管显示数字“5”。
如果是共阳极的数码显示器，则8段输出应取反，段显码为“10010010”，使用时要注意数码管的接法。
实际产品设计中，一般会用到多个数码管，显示几位数字。
4位数的7段数码管，4位数字共用同样的段输出。
若只想让第一个位显示，其他的位不显示，那么可以只给第一位数字供电，其他的断电，用4LED来控制的，4LED输出0001即可，若只让第二位显示则4LED输出0010即可。
这里的4LED选择控制要显示的位，称为位选。
三、实验内容：module BCD_Segment7(BCDin,Segmentout,Select);input[3:0]BCDin;output Select;output [6:0]Segmentout;reg[6:0]Segmentout;always@(BCDin)begincase(BCDin)4'h0:Segmentout=7'b1000000;4'h1:Segmentout=7'b1111001;4'h2:Segmentout=7'b0100100;4'h3:Segmentout=7'b0110000;4'h4:Segmentout=7'b0011001;4'h5:Segmentout=7'b0010010;4'h6:Segmentout=7'b0000010;4'h7:Segmentout=7'b1111000;4'h8:Segmentout=7'b0000000;4'h9:Segmentout=7'b0010000;4'hA:Segmentout=7'b0001000;4'hB:Segmentout=7'b0000011;4'hC:Segmentout=7'b1000110;4'hD:Segmentout=7'b0100001;4'hE:Segmentout=7'b0000110;4'hF:Segmentout=7'b0001110;default:Segmentout=7'bxxxxxxx;endcaseendassign Select=1'b0;endmodule四、时序仿真波形：引脚设定时序仿真波形参考设置：1、设置仿真时间。
FPGA与数字系统设计-实验六7段数码显示译码器设计
7段数码显示译码器设计1、实验目的熟悉ISE系列软件的设计流程和基本工具使用，学习7段数码显示译码器设计，学习VHDL的CASE语句应用。
2、实验内容7段数码是纯组合电路，通常的小规模专用IC，如74或4000系列的器件只能作十进制BCD码译码，然而数字系统中的数据处理和运算都是二进制的，所以输出表达都是十六进制的，为了满足十六进制数的译码显示，最方便的方法就是利用译码程序在FPGA/CPLD中实现。
本实验中，7段译码器的数码管采用共阴数码管，而且不考虑小数点的发光管。
其输出信号LED7S的7位分别接数码管的7个段，高电平有效。
例如，当LED7S输出为“1101101”时，数码管的7个段：g、f、e、d、c、b、a分别接1、1、0、1、1、0、1；接有高电平的段发亮，于是数码管显示“5”。
3、实验器材Spartan 3E开发板。
4、实验说明实验中所需要的源文件在本报告附录中。
5、实验步骤步骤1：创建ISE工程（1）启动桌面上的ISE9.1图标，在Project Navigator中选择File→New Project。
（2）在弹出的对话框（见图1）中，设置工程名为ymq7s，工程存放路径为E:\work\，顶层模块类型选择HDL，并单击Next按钮。
图1 ISE工程属性对话框（3）出现图2所示对话框，目标器件选择spartan3E,具体设计如下图。
图2 ISE工程属性对话框（4）一直点击Next，直到出现图3（即是刚才所设定的），最后点击Finish。
图3 工程设计总表出现图4，这就是所建立的工程，现在我们需要在里面完成我们的设计。
图4 ISE工程属性对话框步骤2：创建新的VHDL设计文件（1）在ISE用户界面中，选择Project→New Source。
（2）在弹出的对话框（见图5）中，选择VHDL Module作为源程序类型，设置文件名为ymq7s，并单击“下一步”按钮。
图5 VHDL的New Source Wizard（3）点击Next，直到出现图6，直到Finish。
七段数码显示译码器设计
七段数码显示译码器设计七段数码显示译码器是一种电子元件，用于将二进制的数字编码转换为七段数码显示器上相应的数字显示。
七段数码显示器由七个LED灯组成，根据不同的组合来显示0-9的十个数字以及一些特殊字符。
设计一个七段数码显示译码器，可以通过输入二进制编码，使译码器输出相应的数字显示。
译码器的设计主要包括译码器的逻辑电路与输入和输出部分。
逻辑电路是根据七段数码显示器的真值表来设计的，输入部分是连接到译码器的二进制编码，输出部分是连接到七段数码显示器的七个LED灯。
首先，我们可以采用受限自由度的最小逻辑门设计方法来设计译码器的逻辑电路。
该方法是一种将输入变量和输出函数关联的方法，可以设计出逻辑门的最小数量。
在这种方法中，输入变量表示二进制编码的输入，输出函数表示相应的数字显示的输出。
译码器的真值表是一个由输入变量和输出函数组成的表格。
对于一个七段数码显示器，有4个输入变量和7个输出函数。
输入变量可以用A、B、C和D表示，表示四个输入的二进制编码。
输出函数可以用a、b、c、d、e、f和g表示，分别表示七段数码显示器的a、b、c、d、e、f和g七个LED灯。
根据真值表，我们可以确定译码器的逻辑电路。
接下来，我们可以使用布尔代数的方法来推导输出函数的逻辑表达式。
可以使用卡诺图、真值表和逻辑代数等方法来简化逻辑表达式。
具体的推导过程略。
最后，我们可以根据逻辑表达式设计译码器的逻辑电路。
可以使用逻辑门来实现逻辑函数，如与门、或门和非门等。
对于一个有7个输出函数的译码器，需要使用足够数量的逻辑门来实现逻辑函数。
在设计完逻辑电路之后，我们需要将输入和输出部分与逻辑电路连接起来。
输入部分是连接到译码器的二进制编码，输出部分是连接到七段数码显示器的七个LED灯。
可以使用连接器、导线和电阻等元件来完成连接。
综上所述，设计一个七段数码显示译码器需要进行以下几个步骤：确定逻辑电路的真值表，推导输出函数的逻辑表达式，设计逻辑电路，连接输入和输出部分。
七段数码显示译码器设计
实验一七段数码显示译码器设计一、实验目的：1.完成七段数码显示译码器的设计，学习组合电路设计；2.学习多层次设计方法。
3.锻炼使用Verilog HDL 语言编程的能力。
二、实验原理：1.七段译码电路时一宗纯组合的逻辑电路，通常是由小型专用的IC门电路组成。
2.七段码输入与输出的原理与真值表关系。
a)输入：七段码输入为四个输入信号，用来表示0000—1111，即表示为十六进制的“0”到“F”。
b)输出：七段码输出为七个输出信号，分别用a,b, c,d,e,f,g七个符号来表示。
一般规定，输出信号为“1”时，它所控制的发光二极管为点亮状态，输出信号为“0”时，它所控制的发光二极管为熄灭状态。
本实验使用的七段数码为共阴极，其电路图如图1所示。
图1 共阴数码管及其电路c)输入与输出关系用思维二进制代码组成十六进制代码，将其用代码显示，表2－1 七段字符显示真值表数码A3 A2 A1 A0 A B C D E F G 对应码（h）0 0 0 0 0 1 1 1 1 1 1 0 7E1 0 0 0 1 0 1 1 0 0 0 0 302 0 0 1 0 1 1 0 1 1 0 1 6D3 0 0 1 1 1 1 1 1 0 0 1 794 0 1 0 0 0 1 1 0 0 1 1 335 0 1 0 1 1 0 1 1 0 1 1 5B6 0 1 1 0 1 0 1 1 1 1 1 5F7 0 1 1 1 1 1 1 0 0 0 0 708 1 0 0 0 1 1 1 1 1 1 1 7F9 1 0 0 1 1 1 1 1 0 1 1 7BA 1 0 1 0 1 1 1 0 1 1 1 77上，需要进行引脚分配。
一、实验步骤：(1) 创建工程文件(2) 创建原理图设计文档(3) 利用ESC绘制电路图进行功能设计(4) 执行综合(5) 设计测试平台文件(6) 执行功能仿真(7) 执行实现、添加约束文件(8) 执行时序仿真(9) 生产位流文件，配置目标芯片Verilog HDL程序：`timescale 1ns / 1ps//////////////////////////////////////////////////////////////////////////////////// Company:// Engineer://// Create Date: 18:47:07 03/10/2013// Design Name:// Module Name: ssss// Project Name:// Target Devices:// Tool versions:// Description://// Dependencies://// Revision:// Revision 0.01 - File Created// Additional Comments:////////////////////////////////////////////////////////////////////////////////////module decode_7(a, b, c, d, en, sega, segb, segc, segd,sege,segf,segg );input a, b, c, d, en;output reg sega, segb, segc, segd,sege,segf,segg;reg [1:7] segs;always @(a or b or c or d or en) beginif (en)case ({d, c, b, a})0:segs = 7'b1111110; //01:segs = 7'b0110000;2:segs = 7'b1101101;3:segs = 7'b1111001;4:segs = 7'b0110011;5:segs = 7'b1011011;6:segs = 7'b0011111;7:segs = 7'b1110000;8:segs = 7'b1111111;9:segs = 7'b1110011; //910:segs = 7'b1110111;//1011:segs = 7'b0011111;12:segs = 7'b1001110;13:segs = 7'b0111101;4:segs = 7'b10011111;15:segs = 7'b1000111;15default segs = 7'bx;endcaseelsesegs = 7'b0;{sega, segb, segc, segd,sege,segf,segg} = segs; endEndmodule实验过程中得到的图片：实验体会：本次实验通过对FPGA实验平台的使用，Verilog HDL语言有了一定的理解与认识，但在很多地方没有很好的熟练度，在以后的学习中还要好好的熟悉之。
BCD七段显示译码器的设计报告
实验二、BCD七段显示译码器的设计一、实验目的学习利用VHDL语言设计BCD七段显示译码器的方法，掌握BCD七段显示译码器的设计思路：掌握软件工具的使用方法。
二、实验原理三、实验内容1.用VHDL语言设计BCD七段显示译码器，进行编译、波形仿真及器件编程。
（代码一详见附录）产生仿真波形如下：BCD七段显示译码器仿真1分析：问：给定的代码驱动的是共阴极还是共阳极的七段数码管显示器？由BCD七段显示译码器真值表可知是共阴极七段数码管显示器。
2.用VHDL语言设计3-8译码器，进行编译、波形仿真及器件编程。
（代码二详见附录）产生仿真波形如下：3-8译码器仿真1四、实验心得在实验中，通过BCD七段显示译码器真值表真值表得到BCD七段显示译码器case 代码。
同理通过8-3译码器真值表修改BCD七段显示译码器case代码得到8-3译码器case代码。
附录代码一（BCD七段显示译码器代码）：library ieee;use ieee.std_logic_1164.all;entity bcdym isport (a:in std_logic_vector(3 downto 0);y:out std_logic_vector(6 downto 0));end bcdym;architecture zhang of bcdym isbeginprocess(a)begincase a iswhen"0000"=>y<="0111111";when"0001"=>y<="0000110";when"0010"=>y<="1011011"; when"0011"=>y<="1001111"; when"0100"=>y<="1100110"; when"0101"=>y<="1101101"; when"0110"=>y<="1111101"; when"0111"=>y<="0100111"; when"1000"=>y<="1111111"; when"1001"=>y<="1101111"; when"1010"=>y<="1110111"; when"1011"=>y<="1111100"; when"1100"=>y<="0111001"; when"1101"=>y<="1011110"; when"1110"=>y<="1111001";when others=>y<="1110001";end case;end process;end zhang;代码二（8-3译码器代码）：library ieee; use ieee.std_logic_1164.all;entity bm3_8 isport(a:in std_logic_vector(0 to 2);b:out std_logic_vector(0 to 7)); end bm3_8;architecture zhang of bm3_8 isbeginprocess(a)begincase a iswhen"000"=>b<="00000001";when"001"=>b<="00000010";when"010"=>b<="00000100";when"011"=>b<="00001000";when"100"=>b<="00010000";when"101"=>b<="00100000";when"110"=>b<="01000000";when others =>b<="10000000"; end case;end process;end zhang;。
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WHEN "1001" => LED7s <="1101111";
WHEN "1010" => LED7s <="1110111";
WHEN "1011" => LED7s <="1111100";
WHEN "1100" => LED7s <="0111001";
WHEN "1101" => LED7s <="1011110";
WHEN "1110" => LED7s <="1111001";
WHEN "1111" => LED7s <="1110001";
WHEN OTHERS => NULL;
END CASE;
END PROCESS;
END;
在完成源程序的编辑后，执行”Processing”菜单下的“Start Compilation”命令，对DECL7s.vhd进行编译。
在完成对源文件的编译后，执行“File”菜单的“New”命令，或者直接按主窗口上的“创建新的文本文件”按钮，在弹出的新文件类型选择对话框中，选择“Vector Waveform File”生成仿真文件。
对引脚进行锁定。
执行”Assignments”菜单下的“Pins”命令，根据下图进行引脚设置。
用电缆连接电脑与设备箱，执行”Tools”菜单下的“Programmer”命令，在弹出的对话框中,单击“Hardware Setup”并在新弹出的对话框中选择驱动，然后退出至上一层对话框，单击“Start”进行下载烧录。
【实验数据整理与归纳】
DECL7s11.vhd 实际效果图
DECL7s11.vwf
【实验结果与分析】
计数译码系统电路的仿真波形如图DECL7s.vwf所示，键值为"0000"时，数码管显示数值应为"0"；键值为"0001"时，数码管显示数值应为"1"，依此类推。
仿真结果验证了设计的正确性。
而实际情况与仿真结果相吻合。
【实验中遇到的问题及解决方案】
1.驱动安装失败。
解决方案：根据老师发的教程，更换别的方法进行安装。
2.虽然数码管显示数值正确，但对应按键与想象的有出入。
解决方案：经排查发现是管脚分配时颠倒了顺序导致的，按键时亦随之颠倒顺序即可。