lattice公司可编程逻辑器件开发软件ispDesignExpert

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ISP技术

ISP技术 ISP技术
ABEL-HDL语言编程软件ispEXPERT
ISP技术
ISP技术
ISP技术的特点 ISP逻辑器件系列 ispLSI器件的结构在系统编程原理和方法
ISP技术的特点
一、在系统编程
在系统编程(ISP)：指用户具有在自己设计的线路板上为重构逻辑而对逻辑器件进行反复编程改写的能力。 ISP技术是美国Lattice半导体公司首先提出来的一种能在产品设计、制造过程中的每个环节具有对其器件、电路或整个数字系统的逻辑和功能随时进行组态或重组能力的最新技术。在可编程逻辑器件(Programming Logic Device， PLD)及其技术中，ISP是一种新的概念、新的标准。
ISP逻辑器件系列
目前,商品化的在系统可编程逻辑器件有（1）ISPLSI （2）ISPGAL （3）ISPGDS(Generic Digital Switch).
ISP逻辑器件系列
一、ispLSI系列
美国Lattice公司是世界上第一片GAL诞生地.特别是九十年代发明并率先推出的ISP技术,开拓了新一代的ttice公司已将ISP技术应用到高密度可编程逻辑器件(HDPLD)中,形成ispLSI系列高密度在系统可编程逻辑器件.
可变成逻辑器件厂商
随着可编程逻辑器件应用的赢利吸力和日益广泛，许多IC制造厂家涉足PLD/FPGA领域。目前世界上有十几家生产 CPLD/FPGA的公司，最大的三家是：ALTERA，XILINX， Lattice，其中ALTERA和XILINX占有了60%以上的市场份额。 3、 Lattice：Lattice是ISP技术的发明者, ISP技术极大的促进了PLD产品的发展，与ALTERA和XILINX相比，其开发工具比ALTERA和XILINX略逊一筹。中小规模PLD比较有特色，不过其大规模PLD、FPGA的竞争力还不够强 1999年推出可编程模拟器件。99年收购Vantis（原AMD子公司）, 成为第三大可编程逻辑器件供应商。2001年12月收购agere 公司（原Lucent微电子部）的FPGA部门。主要产品有 ispLSI2000/5000/8000, MACH4/5，ispMACH4000等

lattice FPGA简介

为什么Lattice在进入FPGA市场的第一年就能取得这么好的成绩？我想这里面可能有三个层次的深层原因：第一，针对Altera和Xilinx在高端有Stratix和Virtex、在低端有Cyclone和Spartan产品的情况下，我们选择了从中端切入的策略，从而在刚进入FPGA应用市场时能够有效地避免与已在高端和低端市场确立了自己领导地位的Altera和Xilinx发生正面冲撞，二年多来的实践证明这一策略是非常正确的；第二，我们在满足市场要求的严格质量前提下做出了自己的产品特色，例如，我们的低端LatticeECP2/M FPGA产品在保持对Cyclone和Spartan价格竞争力的前提下，再增加了一些切合用户实际应用需要而主要竞争对手还没有的功能，如更多的高速串行接口、更多的I/O口、128位AES加密和更大的内部存储空间等；第三，系统制造商心里也期望市场能涌现出较强的第3个FPGA供应商，因为这样才能形成稳定的三足鼎立之势，促进市场的有序竞争，并帮助它们稳定供应链和进一步降低运营成本。

目前FPGA和CPLD在哪些主要应用空间具有不可替代的关键地位？目前FPGA和CPLD的目标应用主要可分为以下三大类：低成本应用、对价格敏感的高性能应用、以及需要极高性能的应用。

第一类应用包括等离子或LCD TV、VoIP、机顶盒、图像渲染、音频处理和控制逻辑，第二类应用包括企业联网、GPON、企业存储、无线基站、协议转换、网络交换、图像滤波和存储器桥接，第三类应用包括光纤联网、SDH线路卡、下一代40G光通道卡、局域网交换机、DDR3存储器测试仪、高端服务器、背板高速接口、数据包成帧和分拆、高速存储器控制和高速信号处理。

Lattice目前主要有哪几条产品线？它们各针对什么目标应用？Lattice目前主要有4条产品线：针对低端市场的低成本FPGA LatticeECP2/M、针对高端市场的系统级高性能FPGA LatticeSC/M、带嵌入式闪存的非易失性FPGA LatticeXP和MachXO、以及混合信号PLD ispClock和Power Manager II，LatticeECP2和LatticeECP2M的主要区别是后者还带有SRAM存储器，LatticeSC和LatticeSCM的主要区别也一样。

第六章 LATTICE系列CPLD_13

第6章Lattice 系列CPLD6.1 概述6.2 CPLD器件系列简介6.1 概述Lattice Semiconductor Corporation 是世界著名的可编程器件厂商，它长期致力于高性能可编程逻辑器件及相关软件的设计、开发和销售。

Lattice可编程器件普遍采用其发明的E2 (电可擦除、电可编程)CMOS工艺和ISP(In System Programmable)技术，具备兼容IEEE 1532标准的在系统可编程性和IEEE 1149.1标准边界扫描可测试性，支持用户直接对安装在电路板上的该类器件进行编程、再编程以及功能与连通性测试，从而在产品的整个生命周期中获得许多利益和方便。

目前，该公司已研制并改进了一系列ISP器件(包括SPLD、CPLD、ispXPLD、FPGA、FPSC)、软件及相关产品，为用户提供了全面的可编程逻辑设计与开发解决方案。

它所提供的ispLEVER设计工具简单易用且支持所有的Lattice可编程逻辑器件，而品种丰富的评估套件/评估板也非常便于用户评估其设计实现，从而加速了其产品开发进程。

ISP 器件及技术的主要优点设计生产用户现场服务,技术支持缩短产品从设计到上市的周期简化系统试制过程提高电路板的可测试性减少器件的实物库存减少生产成本提高系统的质量和可靠性易于在用户现场进行检测和调试经济方便的远程对系统更新和修复6.2 CPLD器件系列简介如表6.1所示，Lattice经过优化的CPLD、XPLD组合包括多种具有不同特点、面向不同应用的器件系列，包括跨越式PLD(MachXO系列)、主流CPLD(ispMACH 4000V/B/C系列)、先进CPLD(ispXPLD5000MV/B/C系列)、5V CPLD(ispMACH4A5系列)、混合信号CPLD (ispPAC-POWR1208/604器件)，因而能够提供成本优化和性能领先的解决方案。

表6.1 Lattice CPLD和XPLD器件系列一览表电源系列宏单元t/ns F max/MHz I/O 存储器/Kb PLLPD1.2 V MachXO 128～1140* 3.5 345 73～271 0～27.6 0～2MachXO 128～1140* 3.5 345 73～271 0～27.6 0～25000MC 256～1024 3.5 300 141～381 64～512 2 1.8 V4000C 32～512 2.5 400 30～208 ——4000Z 32～256 3.5 267 32～128 ——MachXO 128～1140* 3.5 345 73～271 0～27.6 0～2 2.5 V5000MB 256～1024 3.5 300 141～381 64～512 24000B 32～512 2.5 400 30～208 ——MachXO 128～1140* 3.5 345 73～271 0～27.6 0～2 3.3 V5000MV 256～1024 3.5 300 141～381 64～512 24000V 32～512 2.5 400 30～208 ——5 V 4A5 32～256 5 182 32～128 ——6.2.1 MachXO跨越式可编程逻辑器件MachXO系列将FPGA的灵活性与CPLD的性能相结合，故被称为跨越式可编程逻辑器件。

莱迪思发布新一代ispLEVERTM设计工具

发者一个简单而有力的工具，用于设计所有莱迪思可编用者找出最适宜的设计编辑器的设置。
强逻辑产品。最新版本的ｉｓｐＬＥＶＥＲ工具套件支持莱迪
· ｉｓｐＶＭＴＭ系统．针对所有莱迪思ＩＳＰ器件的编程
思新的ｉｓｐＸＰＧＡＴＭ和ｉｓｐＸＰＬＤＴＭ产品系列，并集ｆｊ殳了软件，包括ＪＥＤＥＣ，ＳＶＦ以及对ＩＥＥＥ１５３２ＩＳＣ编程标
布蜀布线的控制。有色编码的图形用户接口帮助设计者ｉｓｐＰＡＣＴＭ可编程模拟产品。莱迪思继续供应最多的、创
容易地识别并且确定布线的拥挤处，定位及移动设计实新性的可编程产品，为系统设计者服务。
例，并且解决关键的时序问题。ｉｓｐＬＥＶＥＲｖ２．０软件继
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承了先前莱迪思设计工具中强大的特点和工具。其包括：ｉｓｐＬＥＶＥＲ设计工具现在即可获得，初始报价为９９５美
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莱迪思发布新一代ｉｓｐＬＥＶＥＲＴＭｉ￣计工具
＇：尔斯波罗市，俄勒冈州～２ＯＯ２年９月１６日一在系
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币统可编程（ＩＳＰ）逻辑产品的发明者——莱迪思半导ｙｓｔＴＭ工具．在无需重新编译的情况下，提供使用者灵活
·ＣｏｎｓｔｒａｉｎｔｓＥｄｉｔｏｒ工具．允许经由一个图形用户元。进一步的信息请与莱迪思半导体公司销售代表联系。
“拖一放”接口选择Ｉ／Ｏ设Ｍ
皿成群半导体，日前新推出一款２Ｋｘｂｉｔ的低功率静ＨＴ６２Ｌ２５６有一个内建的自动ｐｏｗｅｒｄｏｗｎ挣ｌ生，当它不

ispEXPERT使用方法简介

ispEXPERT使用方法简介3.2.1概述ispEXPERT是美国Data I/O公司推出的一个世界级的强有力的用于可编程逻辑器件的数字系统设计软件，它是一种基于Windows的设计工具，是一套完整的EDA软件。

设计输入可采用原理图、硬件描述语言、混合输入三种方式。

能对所设计的数字电子系统进行功能仿真和时序仿真。

ispEXPERT 编译器是此软件的核心，能进行逻辑优化，将逻辑映射到器件中去，自动完成布局与布线并生成编程所需要的熔丝图（.jed）文件。

软件支持所有Lattice 公司的ispLSI器件、pLSI器件、ispGDS器件、ispGAL器件。

并能实现系统仿真。

ISP技术使用户能够在无需从电路板上拆下芯片的情况下，改变芯片的逻辑内容，实现在系统编程。

这种技术的应用能大大缩短电子系统设计周期，简化生产流程，降低生产成本，并可在现场对系统进行逻辑重构和升级。

ISP技术的发明，使硬件随时能够改变组态，实现了硬件设计软件化，革命性地改变了电子系统设计的传统概念和方法。

ispEXPERT软件的主要特征：1．输入方式* 原理图输入* ABEL-HDL 输入* VHDL 输入* Verilog-HDL 输入2．逻辑模拟* 功能模拟* 时序模拟* 静态时序分析3．编译器* 结构综合、映射、自动布局和布线4．支持的器件* 含有宏库，有500个宏元件可供调用* 支持所有ISP器件5．下载软件* ISP 菊花链下载软件3.2.2原理图输入原理图输入方式是比较简单易学的一种方法，只要按照原理图的形式将图画出，设定一定的输入输出符号，系统即可自动生成编程所需要的熔丝图文件，本章介绍如何使用原理图输入方式完成一个电路的设计。

1. 创建一个新的设计项目可以按照以下步骤创建一个新的设计项目：（1）启动isp Expert System按开始=>程序=>Lattice Semiconductor=>ispEXPERT System ，或者从桌面快捷方式中直接进入，屏幕上出现如图3.16所示的项目管理器窗口。

常用EDA工具软件操作指南

第4章常用EDA工具软件操作指南本章提要：本章阐述了Altera MAX+plusⅡ，Xilinx ISE Series、Lattice ispDesignEXPERT 等常用的主流EDA工具软件的基本使用方法，包括软件的安装，原理图、VHDL等输入方式的设计操作的步骤与方法。

学习要求：在对三个软件作简单介绍的基础上，概括地讲述三个主流厂家LATTICE、ALTERA、XILINX公司的设计开发软件中的一个的使用，并要求学生通过实验和上机熟悉地掌握其中一个软件的使用。

对其余的两个软件至少有个基本的了解。

关键词：MAX+plusⅡ，ISE Series、ispDesignEXPERT4.1 Altera MAX+plusⅡ操作指南4.1.1 MAX+plusⅡ10.2的安装4.1.2 MAX+plusⅡ开发系统设计入门4.2 Xilinx ISE Series的使用4.2.1 ISE的安装4.2.2 ISE工程设计流程4.2.3 VHDL设计操作指南4.2.4 ISE综合使用实例4.3 Lattice ispDesignEXPERT的使用4.3.1 ispDesignEXPERT的安装4.3.2 原理图输入方式设计操作4.3.3 VHDL输入方式设计操作4.1 Altera MAX+plusⅡ操作指南Alter公司的MAX+plusⅡ是一个高度集成化的可编程逻辑器件开发系统，可以开发Alter公司的MAX系列和FLEX系列的可编程器件。

该系统的主要特点如下：①支持多种设计输入方式。

如：原理图、VHDL语言、AHDL语言、波形图等。

同时还支持主流的第三方EDA工具，如：Synopsys、Cadence、ViewLogic、Synplicity、Mentor和Model Technology等等。

②提供完善的功能仿真，同时还提供精确的时间仿真。

③该系统把设计输入、功能仿真、时间仿真、设计编译以及器件编程集成于统一的开发环境下，从而更方便、更快捷。

第三章 ISP器件的编程软件

建立由原理图源文件组成的设计
1、进入原理图设计环境进入原理图设计环境的开始步骤与进入ABEL-HDL语言设计环境是一致的，如启动ispDesignEXPERT建立新项目、建立一个新的源文件等工作。在源文件形式选择对话窗中，选择 Schematic(原理图)，则出现文件名对话框，键入原理图文件名 (扩展名是sch或者不键入)后，单击保存按钮，则进入原理编辑器。
建立由原理图源文件组成的设计
启动Add/Net Name命令，在屏幕底下的状态栏内输入连线名，并按Enter键确认；连线名附在光标上，移动光标到目的地，单击鼠标左键，连线名标注在连线旁边。如果连线名以数字为后缀，除键入连线名外，最后多键入一个加号（+），则可命名一组连续的连线名。例如键入end0+后，则会自动生成end1、 end2……。 ispDesignEXPERT软件对字母大小写敏感，因此在它处引用连线名时，大小写应注意一致。用复合名命名一条连线使连线定义为总线。复合名的格式是：总线名[序号表]。一种序号表是标明起始序号和终止序号的下标范围。起始序号和终止序号用冒号：）分开，如data[3： 0]。另一种序号表是用逗号分开的序号，如addr（1，3，2，5， 0）。
由ABEL-HDL源文件组成的设计源文件组成的设计
■ 现在出现了如图所示的ABEL-HDL源文件模板。它是一个具有屏幕编辑能力的文件编辑器。
建立由原理图源文件组成的设计
ispDesignEXPERT软件包含一个原理图输入系统。一张原理图可以代表一个简单的逻辑电路(如一个与门)、一个复杂元件或者一个顶层电路图。原理图是描述硬件结构的一种重要方式，具有直观、清晰、易于掌握全局信号关系等优点，硬件设计工程师都熟悉它。一幅原理图相当于ABEL-HDL语言的一个源文件，绝大多数情况下相当于一个模块(规范设计应当这样做，就像一个ABEL-HDL源文件最好只包括一个模块一样)。它由以下几部分构成： 1. 元件 2. 连线 3. I/O标记 4. 图片和文字

2024ispLEVER教程

ispLEVER教程•教程简介与背景•ispLEVER 基础操作•原理图设计与编辑技巧•PCB 布局布线实战演练•仿真测试与验证方法论述•团队协作与版本控制策略分享目录CONTENTS01教程简介与背景ispLEVER概述ispLEVER 是Lattice半导体公司提供的一款集成开发环境（IDE），用于设计、模拟和编程Lattice FPGA和CPLD器件。

它提供了一套完整的工具链，包括设计输入、综合、布局布线、时序分析、仿真和下载等，方便用户进行FPGA/CPLD设计。

ispLEVER支持多种设计输入方式，如原理图、硬件描述语言（HDL）和混合输入等，并提供了丰富的IP核和库函数，以加速设计过程。

教程目标与内容本教程的目标是帮助读者掌握ispLEVER的基本操作和设计流程，能够独立完成简单的FPGA/CPLD设计。

教程内容包括ispLEVER的安装与配置、设计输入、综合与布局布线、时序分析、仿真和下载等关键步骤的详细讲解。

通过本教程的学习，读者将了解FPGA/CPLD设计的基本原理和方法，并具备一定的实践能力和问题解决能力。

1 2 3在学习本教程之前，读者应具备数字电路和计算机组成原理的基本知识，了解FPGA/CPLD的基本概念和原理。

读者需要掌握一种硬件描述语言（如VHDL或Verilog），以便进行FPGA/CPLD设计。

对于初学者，建议具备一定的编程基础，如C/C 或Python等，以便更好地理解和应用ispLEVER 中的相关概念和工具。

预备知识与技能要求本教程采用理论与实践相结合的方法，通过详细的步骤讲解和实例演示，帮助读者逐步掌握ispLEVER的使用方法。

对于遇到的问题和困难，可以通过查阅ispLEVER的官方文档或在线论坛寻求帮助和解决方案。

学习方法与建议在学习过程中，建议读者结合实例进行操作练习，加深对相关概念和工具的理解和掌握。

此外，鼓励读者在学习过程中积极思考和探索，尝试将所学知识应用于实际项目中，以提高学习效果和实践能力。

Lattice isplever设计指南及常见问题解答

Lattice ispMACH TM 4000V/B/C/Z 设计指南及常见问题解答目录1介绍 (4)1.1特征 (4)1.2产品系列和器件选择手册 (4)1.3性能分析 (5)1.3.1超快性能 (5)1.3.2最低功耗 (6)2体系结构概述 (7)2.1ISP MACH4000体系结构 (7)2.2结构特征 (9)2.2.1逻辑分配器和3种速度路径 (9)2.2.2带可编程延时的输入寄存器 (10)2.2.3灵活的时钟和时钟使能 (10)2.2.4初始化控制 (11)2.2.5ORP BYPASS多路复用器 (11)2.2.6I/O 单元 (12)2.2.7OE 控制 (12)3设计实现 (13)3.1全局约束 (13)3.1.1Fitter 选项 (13)3.1.2利用率选项 (14)3.2约束编辑器 (15)3.2.1设备设置表 (15)3.2.2封装察看/引脚编辑规划 (15)3.2.3引脚/节点位置分配 (16)3.2.4组分配 (16)3.2.5I/O类型设置 (16)3.2.6资源预留 (17)3.2.7缺省设置 (17)3.3资源约束 (17)3.3.1使用源约束注意事项 (17)3.3.2源约束语法 (18)3.4优化设计方法 (21)3.4.1ispLEVEL 约束选项控制 (21)3.4.2HDL 源文件约束控制 (22)4器件应用要点 (22)4.14K系列器件VCC和VCCO的作用和连接 (22)4.24K系列器件各电源上电时间及要求 (22)4.34K系列器件的全局复位 (22)4.4关于4K系列器件时钟的用法 (22)4.5全局输出使能信号 (23)4.6CPLD的I/O口作为双向口使用时应注意的问题 (23)4.7关于设计中使用宽多路复用器的问题 (24)4.8未使用引脚的处理 (25)4.9I/O5V兼容问题 (25)4.10I/O口的电平设置 (25)4.114K系列器件引脚上、下拉电阻,OD,慢摆率特性的设定 (25)4.12关于引脚的缺省值和更改 (27)4.134K系列器件功耗的计算 (27)4.144K系列器件节点温度的计算 (27)4.154K器件的热插拔 (28)4.16ISP JTAG编程/测试信号 (28)4.17CPU加载的频率 (28)4.184K系列器件可承受的加载次数 (28)4.19加载过程中I/O口的状态 (28)4.20综合工具的选择 (29)4.21关于约束文件 (29)4.22用嵌入的M ODEL S IM 仿真 (29)4.23M ODEL S IM应用点滴 (30)4.244K器件上电电压阀值 (30)4.25ISP LEVER中的版本控制功能 (31)4.26ISP LEVER中C ONSTRAINT E DITOR的G LOBAL C ONSTRAINTS设置 (32)4.27ISP LEVER中的时序分析 (33)5ISPLEVER优化参数快速指南 (33)5.1ISP LEVER常用约束优化参数的含义与推荐设置 (33)5.2ISP LEVER推荐的优化参数设置 (35)6ISPLEVER安装说明 (36)6.1ISP LEVER安装说明 (36)6.2ISP VM S YSTEM安装说明 (37)7相关资料 (37)1介绍ispMACH4000 器件包括3.3V、2.5V和1.8V三个系列。

第3章常用EDA软件

元件符号；还可以在原理图编辑器中选择Add/New
Block Symbol，然后按提示输入符号的输入输出信号名；输入完后，按Run键，会自动产生一个元件符号，并放入元件库中；选择符号并移入原理图中；完成原理图文件设计。
3.1 ISP Design Expert System
完成下层文件设计：项目管理器中，源文件左边的“？”图标，提示这个源文件还是未知数，而且可以看出源文件的层次结构；
3.1.2 原理图源文件输入
添加原理图输入源
3.1.2 原理图源文件输入添加元件符号：A源自D/Symbol，选择相应元件，将鼠标
移到图纸的适当位置，单击鼠标；
添加输入、输出符号（对应外部引脚时需要）：从
IOPAD.LIB库选择G-INPUT、G-OUTPUT管脚放到图纸上；
连线：Add/Wire，单击开始画线，随后每次单击鼠
3.1.3 功能时序仿真
仿真分功能仿真和时间仿真输入波形文件（*.wet）或测试向量文件（*.wdl）
启动仿真。
3.1.3 功能时序仿真
建立测试信号文件（*.wdl） 1.选择Source/New/Waveform Stimulus； 2.选择与测试文件关联的器件或设计文件； 3.输入波形文件名，进入波形编辑窗口。
3.1.4 器件编程（下载）
3.1 ISP Design Expert System
例2：触发器设计计数器例3：调用宏单元：计数器CBU14 显示译码器bin27
3.1 ISP Design Expert System 例4：图形层次设计法
建立顶层原理图文件，其中可以调用上面用户创建的
3、修改系统日期到2000年9月以前。
3.1.1 建立设计项目

ispDesignEXPERT教程-中文

目录第一节ispDesignEXPERT 简介第二节ispDesignEXPERT System 的原理图输入第三节设计的编译与仿真第四节ABEL 语言和原理图混合输入第五节ispDesignEXPERT System 中 VHDL 和Verilog 语言的设计方法第六节在系统编程的操作方法第七节ModelSim 的使用方法附录一ispDesignEXPERT System 上机实习题附录二ispDesignEXPERT System 文件后缀及其含义第一节ispDesignEXPERT 简介ispDesignEXPERT 是一套完整的 EDA 软件设计输入可采用原理图硬件描述语言混合输入三种方式能对所设计的数字电子系统进行功能仿真和时序仿真编译器是此软件的核心能进行逻辑优化将逻辑映射到器件中去自动完成布局与布线并生成编程所需要的熔丝图文件软件支持所有 Lattice 公司的ispLSI 和 MACH 器件软件主要特征1输入方式*原理图输入*ABEL-HDL 输入*VHDL 输入*Verilog-HDL 输入2.逻辑模拟*功能模拟*时序模拟3.编译器*结构综合映射自动布局和布线4.支持的器件*含有支持 ispLSI 的宏库及 MACH 的 TTL 库*支持所有 ispLSI MACH 器件第二节 ispDesignExpert System 的原理图输入I.启动 ispDesignExpert System ( 按 Start=>Programs=>LatticeSemiconductor=>ispDesignEXPERT System 菜单)II.创建一个新的设计项目A.选择菜单 FileB.选择 New Project...C.键入项目名 c:＼user＼demo.synD.你可以看到默认的项目名和器件型号: Untitled and ispLSI5384V-125LB388III.项目命名A.用鼠标双击UntitledB.在 Title 文本框中输入“Demo Project”, 并选 OKIV.选择器件A.双击 ispLSI ispLSI5384V-125LB388, 你会看到 Choose Device 对话框( 如下图所示)B.在 Choose Device 窗口中选择 ispLSI1000 项C.按动器件目录中的滚动条直到找到并选中器件 ispLSI 1032E-70LJ84D.揿 OK 按钮选择这个器件V.在设计中增加源文件一个设计项目由一个或多个源文件组成这些源文件可以是原理图文件 (*.sch)ABEL HDL 文件(*.abl) VHDL 设计文件(*.vhd)Verilog HDL 设计文件(*.v)测试向量文件 (*.abv) 或者是文字文件(*.doc, *.wri, *.txt)在以下操作步骤中你要在设计项目中添加一张空白的原理图纸A.从菜单上选择 Source 项B.选择 New...C.在对话框中选择 Schematic ( 原理图)并按 OKD.选择路径: c:＼ user 并输入文件名 demo.schE.确认后揿 OKVI.原理图输入你现在应该进入原理图编辑器在下面的步骤中你将要在原理图中画上几个元件符号并用引线将它们相互连接起来A.从菜单栏选择 Add , 然后选择Symbol你会看到如下图所示的对话框B.选择 GATES.LIB 库然后选择 G_2AND 元件符号C.将鼠标移回到原理图纸上注意此刻 AND 门粘连在你的光标上并随之移动D.单击鼠标左键将符号放置在合适的位置E.再在第一个 AND 门下面放置另外一个 AND 门F.将鼠标移回到元件库的对话框并选择 G_2OR 元件G.将 OR 门放置在两个 AND 门的右边H.现在选择 Add 菜单中的 Wire 项I.单击上面一个 AND 门的输出引脚并开始画引线J.随后每次单击鼠标便可弯折引线 ( 双击便终止连线)K.将引线连到 OR 门的一个输入脚L.重复上述步骤连接下面一个 AND 门VII.添加更多的元件符号和连线A.采用上述步骤从REGS.LIB库中选一个g_d寄存器并从IOPADS.LIB库中选择G_OUTPUT符号B.将它们互相连接实现如下的原理图VIII.完成你的设计在这一节通过为连线命名和标注 I/OMarkers 来完成原理图当要为连线加信号名称时你可以使用 ispDesignEXPERT 的特点同时完成两件事 ----- 同时添加连线和连线的信号名称这是一个很有用的特点可以节省设计时间 I/O Markers 是特殊的元件符号它指明了进入或离开这张原理图的信号名称注意连线不能被悬空(dangling)它们必需连接到 I/O Marker 或逻辑符号上这些标记采用与之相连的连线的名字与 I/O Pad 符号不同将在下面定义属性(Add Attributes) 的步骤中详细解释A.为了完成这个设计选择 Add 菜单中的 Net Name 项B.屏幕底下的状态栏将要提示你输入的连线名输入‘A’并按Enter 键连线名会粘连在鼠标的光标上C.将光标移到最上面的与门输入端并在引线的末连接端( 也即输入脚左端的红色方块)按鼠标左键并向左边拖动鼠标这可以在放置连线名称的同时画出一根输入连线D.输入信号名称现在应该是加注到引线的末端E.重复这一步骤直至加上全部的输入‘B’,’C’,’D’和‘CK’以及输出‘OUT’F.现在 Add 菜单的 I/O Marker 项G.将会出现一个对话框请选择 InputH.将鼠标的光标移至输入连线的末端 ( 位于连线和连线名之间)并单击鼠标的左键这时回出现一个输入 I/O Marker标记里面是连线名I.鼠标移至下一个输入重复上述步骤直至所有的输入都有I/O MarkerJ.现在请在对话框中选择 Output, 然后单击输出连线端加上一个输出 I/O MarkerK.至此原理图就基本完成它应该如下图所示IX.定义 ispLSI 器件的属性 (Attributes)你可以为任何一个元件符号或连线定义属性在这个例子中你可以为输出端口符号添加引脚锁定 LOCK 的属性请注意在ispDesignEXPERT 中引脚的属性实际上是加到 I/O Pad 符号上而不是加到 I/O Marker 上同时也请注意只有当你需要为一个引脚增加属性时才需要 I/O Pad 符号否则你只需要一个 I/O Marker.A.在菜单条上选择 Edit => Attribute => Symbol Attribute 项这时会出现一个 Symbol Attribute Editor 对话框B.单击需要定义属性的输出 I/O Pad.C.对话框里会出现一系列可供选择的属性D.选择 Synario Pin 属性并且把文本框中的‘*’替换成‘4’.E.关闭对话框F.请注意此时数字‘4’出现在 I/O Pad 符号内X.保存以完成的设计从菜单条上选择 File并选 Save 命令再选 Exit 命令第三节设计的编译与仿真I. 建立仿真测试向量 ( Simulation Test Vectors)A.在已选择 ispLSI1032E-70LJ84 器件的情况下选择 Source 菜单中的 New... 命令B.在对话框中选择 ABEL Test Vectors 并按OK C.输入文件名 demo.abv 作为你的测试向量文件名D. 按OKE.文本编辑器弹出后输入下列测试向量文本F.完成后选择 File 菜单中的 Save 命令以保留你的测试向量文件G.再次选择File 并选 Exit 命令H.此时你的项目管理器 (Project Navigator) 应如下图所示module demo;c,x = .c.,.x.;CK,A,B,C,D,OUT PIN;TEST_VECTORS([CK, A, B, C, D]->[OUT])[ c , 0 , 0 , 0 ,0 ]->[ x ];[ c , 0 , 0 , 1 ,0 ]->[ x ];[ c , 1 , 1 , 0 ,0 ]->[ x ];[ c , 0 , 1 , 0 ,1 ]->[ x ];ENDII.编译原理图与测试向量现在你已为你的设计项目建立起所需的源文件下一步是执行每一个源文件所对应的处理过程选择不同的源文件你可以从项目管理器窗口中观察到该源文件所对应的可执行过程在这一步请你分别编译原理图和测试向量A.在项目管理器左边的项目源文件 ( Sources in Project ) 清单中选择原理图 (demo.sch)B.双击原理图编译 (Compile Schematic) 处理过程这时会出现一个如下的对话框C.编译通过后 Compile Schematic 过程的左边会出现一个绿色的查对记号以表明编译成功编译结果将以逻辑方程的形式表现出来D.然后从源文件清单中选择测试向量源文件 (demo.abv)E.双击测试向量编译 (Compile Test Vectors ) 处理过程这时会出现另一个状态对话框III.设计的仿真ispDesignExpert 开发系统较先前的 ISP Synario 开发系统而言在仿真功能上有了极大的改进它不但可以进行功能仿真(Functional Simulation)而且可以进行时序仿真 (Timing Simulation)在仿真过程中还提供了单步运行断点设置功能IV.一功能仿真A. 在 ispDesignEXPERT System Project Navigator 的主窗口左侧选择测试向量源文件 (demo.abv)双击右侧的 Functional Simulation 功能条将弹出如下图所示的仿真控制窗口 (Simulator ControlPanel)B. 在 Simulator Control Panel 中将根据 (*.abv) 文件中所给出的输入波形进行一步到位的仿真在 Simulator Control Panel 中按 Simulator=>Run, 再按 Tools => Waveform Viewer 菜单将打开波形观察器 Waveform Viewer 如下图所示C. 波形现在都显示在波形观察器的窗口中如下图所示D. 单步仿真选 Simulator Control Panel 窗口中的 Simulator=>Step可对您的设计进行单步仿真 ispDesignEXPERT 系统中仿真器的默认步长为 100ns您可根据需要在按 File=>Setup 菜单所激活的对话框 (Setup Simulator) 中重新设置您所需要的步长按Simulator Control Panel 窗口中的 File=>Reset 菜单可将仿真状态退回至初始状态 (0 时刻 )随后每按一次 Step 仿真器便仿真一个步长下图是按了七次 Step 钮后所显示的波形( 所选步长为 100ns )E. 设置断点 (Breakpoint)在 Simulator Control Panel 窗口中按Signal=>Breakpoints 菜单会显示如下图所示的断点设置控制的 Breakpoint 窗口在该窗口中按 New 按钮开始设置一个新的断点在 Available Signals 栏中单击鼠标选择所需的信号在窗口中间的下拉滚动条中可选择设置断点时该信号的变化要求例如 ->0指该信号变化到 0 状态!=1指该信号处于非 1状态一个断点可以用多个信号所处的状态来作为定义条件这些条件在逻辑上是与的关系最后在 Breakpoints 窗口中, 先选中 ADD再按 Arm 按钮使所设断点生效本例中选择信号 OUT->? 作为断点条件其意义是指断点条件成立的条件为 OUT 信号发生任何变化 ( 变为 01Z 或 X 状态)这样仿真过程中在 0ns,700ns,1000ns 时刻都会遇到断点F. 波形编辑 (Waveform Edit)除了用 *.abv 文件描述信号的激励波形外ispDesignEXPERT 系统还提供了直观的激励波形的图形输入工具 Waveform Editor以下是用 Waveform Editor 编辑激励波形的步骤 ( 仍以设计demo.sch 为例)1. 在 Simulator Cotrol Panel 窗口中按 Tools=>Waveform Editor 菜单进入波形编辑器窗口(Waveform Editing Tool)如下图所示2. 在上述窗口中按 Object=>Edit Mode将弹出如下图所示的波形编辑子窗口3. 在 Waveform Editing Tool 窗口中按 Edit=>New Wave 菜单弹出如下窗口在该窗口中的 Polarity 选项中选择 Input然后在窗口下部的空格中输入信号名A B C D CK每输完一个信号名按一次 Add 钮4. 在完成上述步骤 3 以后 Waveform Editing Tool 窗口中有了A B C D CK 的信号名如下图所示单击窗口左侧的信号名 A开始编辑 A 信号的激励波形单击 0 时刻右端且与 A 信号所处同一水平位置任意一点波形编辑器子窗口中将显示如下信息在 States 栏中选择 Low在 Duration 栏中填入 200ns并按回车键这时在 Waveform Editing Tool 窗口中会显示A 信号在 0-200ns 区间为 0 的波形然后在 Waveform EditingTool 窗口中单击 200ns 右侧区间任一点可在波形编辑器的子窗口中编辑 A 信号的下一个变化重复上述操作过程编辑所有输入信号 A B C D CK 的激励波形并将它存盘为 wave_in.wdl 文件完成后Waveform Editing Tool 窗口如下图所示5. 在 Waveform Editing Tool 菜单中按 File=>Consistency Check 菜单检测激励波形是否存在冲突在该例中错误信息窗口会提示 No Errors Dected6. 至此激励波形已描述完毕剩下的工作是调入该激励文件 (wave_in.wdl) 进行仿真回到 ispEXPERT System Project Navigator 主窗口按Source=>import 菜单调入激励文件 wave_in.wdl在窗口左侧的源程序区选中 Wave_in.wdl 文件双击窗口右侧的Functional Simulation 栏进入功能仿真流程以下的步骤与用 *.abv 描述激励的仿真过程完全一致在此不再赘述二时序仿真 (Timing Simulation)时序仿真的操作步骤与功能仿真基本相似以下简述其操作过程中与功能仿真的不同之处仍以设计 Demo 为例在 ispDesignEXPERT System Project Navigator 主窗口中在左侧源程序区选中 Demo.abv双击右侧的 Timing Simulation 栏进入时序仿真流程由于时序仿真需要与所选器件有关的时间参数因此双击 Timing Simulation 栏后软件会自动对器件进行适配然后打开与功能仿真时间相同的 Simulator Control Panel 窗口时序仿真与功能仿真操作步骤的不同之处在于仿真的参数设置上在时序仿真时打开 Simulator Control Panel 窗口中的 File=>Setup 菜单产生 Setup Simulator 对话框在此对话框中可设置延时参数 (Simulation Delay) 最小延时 (Minimun Delay)典型延时 (Typical Delay)最大延时(Maximun Delay) 和 0 延时 (Zero Delay)最小延时是指器件可能的最小延时时间0 延时指延时时间为 0需要注意的是在 ispDesignExpert 系统中典型延时的时间均设为 0 延时在 Setup Simulator 对话框中仿真模式 (Simulation Mode) 可设置为两种形式惯性延时 (Inertial Mode) 和传输延时 (Transport Mode)将仿真参数设置为最大延时和传输延时状态在Waveform Viewer 窗口中显示的仿真结果如下图所示由图可见与功能仿真不同的是输出信号 OUT 的变化比时钟 CK 的上升沿滞后了 8nsIV. 建立元件符号 (Symbol)ispExpert 工具的一个非常有用的特点是能够迅速地建立起一张原理图的符号通过这一步骤你可以建立一个可供反复调用的逻辑宏元件以便放置在更高一层的原理图纸上下一节将指导你如何调用这里仅教你如何建立元件符号A.双击原理图的资源文件 demo.sch把它打开B.在原理图编辑器中选择 File 菜单C.从下拉菜单中选择 Matching Symbol 命令D.关闭原理图E.至此这张原理图的宏元件符号已经建立完毕并且被加到元件表中你可以在下一节中调用这个元件第四节 ABEL 语言和原理图混合输入这一节你要建立一个简单的 ABEL HDL 语言输入的设计并且将其与上一节中完成的原理图进行合并以层次结构的方式画在顶层的原理图上然后对这个完整的设计进行仿真编译最后适配到 ispLSI 器件中现在我们就开始吧I启动 ispDesignEXPERT System如果你在上一节的练习后退出了 ispDesignEXPERT System点击Start=>Programs=>Lattice Semiconductor=>ispDesignEXPERT System 菜单屏幕上你的项目管理器应该如下图所示I.I I 建立顶层的原理图A.仍旧选择 1032E 器件从菜单条上选 SourceB.选择 New...C.在对话框中选 Schematic并按 OKD.选择路径c:＼ user 然后在文本框中输入文件名 top.sch并按 OKE.现在你就进入了原理图编辑器F.调用上节中创建的元件符号选择 Add 菜单中的 Symbol项这时会出现 Symbol Libraries 对话框选择 Local 的库你会注意到在下部的文本框中有一个叫 demo 的元件符号这就是你在上一节中自行建立的元件符号G.选择 demo 元件符号并放到原理图上的合适位置II.建立内含 ABEL 语言的逻辑元件符号现在你要为 ABEL HDL 设计文件建立一个元件符号只要知道了接口信息你就可以为下一层的设计模块创建一个元件符号而实际的 ABEL 设计文件可以在以后再完成A.在原理图编辑器里选择 ADD 菜单里的 New Block Symbol...命令B.这时候会出现一个对话框提示你输入 ABEL 模块名称及其输入信号名和输出信号名请按照下图所示输入信息C.当你完成信号名的输入揿 Run 按钮就会产生一个元件符号并放在本地元件库中同时元件符号还粘连在光标上随之移动D.把这个符号放在 demo 符号的左边E.单击鼠标右键就会显示 Symbol Libraries 的对话框请注意 abeltop 符号出现在 Local 库中F.关闭对话框你的原理图应该如下图所示III.完成原理图现在请你添加必需的连线连线名称以及 I/O 标记来完成顶层原理图使其看上去如下图所示如果你需要帮助请参考第二节中有关添加连线和符号的指导方法当你画完后请存盘再退出IV.建立 ABEL-HDL 源文件现在你需要建立一个 ABEL 源文件并把它链接到顶层原理图对应的符号上项目管理器使这些步骤简化了A.你当前的管理器应该如下图所示B.请注意 abeltop 左边的红色“?”图标这意味着目前这个源文件还是个未知数因为你还没有建立它同时也请注意源文件框中的层次结构abeltop 和 demo 源文件位于 top 原理图的下面并且偏右这说明它们是 top 原理图的底层源文件这也是 ispDesignEXPERT System 项目管理器另外一个有用的特点C.为了建立所需的源文件请选择 abeltop然后选择 Source菜单中的 New... 命令D.在 New Source 对话框中选择 ABEL-HDL Module 并按 OKE.下一个对话框会问你模块名文件名以及模块的标题为了将源文件与符号相链接模块名必须与符号名一致而文件名没有必要与符号名一致但为了简单你可以给它们取相同的名字按下图所示填写相应的栏目F.按 OK你就进入了 Text Editor而且可以可见ABEL HDL 设计文件的框架已经呈现在你的面前G.输入下列的代码确保你的输入代码位于 TITLE 语句和END 语句之间H.当你完成后选择 File 菜单中的 Save 命令I.退出文本编辑器J.请注意项目管理器中 abeltop 源文件左边的图标已经改变了这就意味着你已经有了一个与此源文件相关的 ABEL文件并且已经建立了正确的链接V.编译 ABEL HDLA.选择 abeltop 源文件B.在处理过程列表中双击 Reduce Logic 过程你会看到项目管理器在执行 Reduce Logic 过程之前先去执行 Compile Logic过程当处理过程结束后你的项目管理器应该如上图所示VII. 仿真你现在可以对整个设计进行仿真为此你需要一个新的测试矢量文件在这个例子中你只需要修改当前的测试矢量文件A.双击 demo.abv 源文件就会出现文本编辑器B.按照下图修改测试矢量文件C.完成后存盘退出D.仍旧选择测试矢量源文件双击 Functional Simulation 过程进行功能仿真E.现进入 Simulation Control Panel 窗口按 Windows=> Waveform Viewer窗口打开波形观测器准备查看仿真结果F.为了看波形你必须在 Simulation Control Panel 窗口中按Debug 钮使 Simulation Control Panel 窗口进入 Debug 模式G.在 Available Signals 栏中选择 CLK, TOPIN1, TOPIN2, TOPIN3 和 TOPOUT信号并且按 Monitor 钮这些信号名都可以在波形观测器中观察到再按 Run 钮进行仿真其结果如下图所示H.在步骤 D 中如双击 Timing Simulation 过程即可进入时序仿真流程以下仿真步骤与功能仿真相同VIII. 把设计适配到 Lattice 器件中现在你已经完成了原理图和 ABEL 语言的混合设计及其仿真剩下的步骤只是将你的设计放入 Lattice ispLSI/pLSI 器件中因为你已经在第一节中选择了器件你可以直接执行下面的步骤:A.在源文件窗口中选择 ispLSI1032E-70LJ84 器件作为编译对象并注意观察对应的处理过程B.双击处理过程 Compile Design这将迫使项目管理器完成对源文件的编译然后连接所有的源文件最后进行逻辑分割布局和布线将设计适配到所选择的 Lattice 器件中C.当这些都完成后你可以双击 ispDesignEXPERT CompilerReport查看一下设计报告和有关统计数据D.祝贺!! 你现在已经完成了设计例子并且掌握了ispDesignEXPERT System 的主要功能IX.层次化操作方法层次化操作是 ispDesignEXPERT 系统项目管理器的重要功能它能够简化层次化设计的操作a) 在项目管理器的源文件窗口中选择最顶层原理图“top.sch”. 此时在项目管理器右边的操作流程清单中必定有Navigation Hierarchy 过程b) 双击 Navigation Hierarchy 过程即会弹出最顶层原理图“top.sch”c) 选择 View 菜单中的 Push/Pop 命令光标就变成十字形状d) 用十字光标单击顶层原理图中的 abeltop 符号即可弹出描述 abeltop 逻辑的文本文件 abeltop.abl此时可以浏览或编辑ABEL HDL 设计文件浏览完毕后用 File 菜单中的 Exit 命令退回顶层原理图e) 用十字光标单击顶层原理图中的 demo 符号即可弹出描述demo 逻辑的底层原理图 demo.sch此时可以浏览或编辑底层原理图f) 若欲编辑底层原理图可以利用 Edit 菜单中的 Schematic 命令进入原理图编辑器编译完毕后用 File 菜单中的 Save 和Exit 命令退出原理图编辑器g) 底层原理图浏览完毕后用十字光标单击图中任意空白处即可退回上一层原理图h) 若某一设计为多层次化结构则可在最高层逐层进入其底层直至最底一层退出时亦可以从最底层逐层退出直至最高一层i) 层次化操作结束后用 File 菜单中的 Exit 命令退回项目管理器注意将 Y1 端口定义成时钟输入端的方法ispLSI 1016 和 ispLSI 2032 两种器件的 Y1 端是功能复用的如果不加任何控制适配软件在编译时将 Y1 默认为是系统复位端口(RESET)若欲将 Y1 端用作时钟输入端必须通过编译器控制参数来进行定义第五节 ispDesignEXPERT 系统中 VHDL 和Verilog 语言的设计方法除了支持原理图和 ABEL-HDL 语言输入外商业版的ispDesignEXPERT 系统中提供了 VHDL 和 Verilog 语言的设计人口用户的VHDL 或 Verilog 设计可以经 ispDesignEXPERT 系统提供的综合器进行编译综合生成 EDIF 格式的网表文件然后可进行逻辑或时序仿真最后进行适配生成可下载的 JEDEC 文件I.VHDL 设计输入的操作步骤A.在 ispDesignEXPERT System Project Navigator 主窗口中按 File=>NewProject 菜单建立一个新的工程文件此时会弹出如下图所示的对话框请注意在该对话框中的 Project Type 栏中必须根据您的设计类型选择相应的工程文件的类型本例中选择 VHDL 类型若是 Verilog 设计输入则选择 VerilogHDL 类型将该工程文件存盘为 demo.synB.在 ispDesignEXPERT System Project Navigator 主窗口中选择Source=>New 菜单在弹出的 New Source 对话框中选择 VHDLModule 类型C.此时软件会产生一个如下图所示的 New VHDL Source 对话框在对话框的各栏中分别填入如上图所示的信息按 OK 钮后进入文本编辑器 - Text Editor 编辑 VHDL 文件D.在 Text Editor 中输入如下的 VHDL 设计并存盘library ieee;use ieee.std_logic_1164.all;entity demo isport ( A, B, C, D, CK:in std_logic;OUTP:out std_logic);end demo;architecture demo_architecture of demo issignal INP: std_logic;beginProcess (INP, CK)beginif (rising_edge(CK)) thenOUTP <= INP;end if;end process;INP <= (A and B) or (C and D);end demo_architecture;此 VHDL 设计所描述的电路与本教材第二节所输入的原理图相同只不过将输出端口 OUT 改名为 OUTP ( 因为OUT 为 VHDL 语言保留字)E.此时在 ispDesignEXPERT System Project Navigator 主窗口左侧的源程序区中demo.vhd 文件被自动调入单击源程序区中的ispLSI1032E-125LT100 栏此时的 ispDesignEXPERT System ProjectNavigator 主窗口如下图所示F.选择菜单 Tools=>Synplicity Synplify Synthesis产生如下窗口选 Add 调入 demo.vhd 然后对 demo.vhd 文件进行编译综合若整个编译综合过程无错误该窗口在综合过程结束时会自动关闭若在此过程中出错双击上述 Synplify 窗口中 Source Files 栏中的 demo.vhd 文件进行修改并存盘然后按RUN 钮重新编译G.在通过 VHDL 综合过程后可对设计进行功能和时序仿真在 ispDesignEXPERT System Project Navigator 主窗口中按 Source=>New 菜单产生并编辑如下的测试向量文件 demo.abvmodule demo;c,x = .c.,.x.;CK,A,B,C,D,OUTP PIN;TEST_VECTORS([CK, A, B, C, D]->[OUTP])[ c , 0 , 0 , 0 , 0 ]->[ x ];[ c , 0 , 0 , 1 , 0 ]->[ x ];[ c , 1 , 1 , 0 , 0 ]->[ x ];[ c , 0 , 1 , 0 , 1 ]->[ x ];ENDH.在 ispDesignEXPERT System Project Navigator 主窗口中选中左侧的demo.abv 文件双击右侧的 Functional Simulation 栏进行功能仿真在 Waveform Viewer 窗口中观测信号 A B C CK D 和OUTP其波形如下图所示I.在 ispDesignEXPERT System Project Navigator 主窗口中选中左侧的demo.abv 文件双击右侧的 Timing Simulation 栏进行时序仿真选择 Maximum Delay在 Waveform Viewer 窗口中观测信号 AB C CK D 和 OUTP其波形如下图所示J.在 ispDesignEXPERT System Project Navigator 主窗口中选中左侧的ispLSI1032E-125LT100 器件双击右侧的 Compile Design 栏进行器件适配该过程结束后会生成用于下载的 JEDEC 文件demo.jedII.Verilog 设计输入的操作步骤Verilog 设计输入的操作步骤与 VHDL 设计输入的操作步骤完全一致在此不再赘述需要注意的是在产生新的工程文件时工程文件的类型必须选择为 Verilog HDL第六节在系统编程的操作方法Lattice ISP 器件的在系统编程能够在多种平台上通过多种方法来实现在此仅介绍在教学与科研中最常用的基于 PC 机 Windows环境的菊花链式的在系统编程方法由于在系统编程的结果是非易失性的故又可将编程称为“烧写”或“烧录”利用 PC »ú Window版的 ISP 菊花链烧写软件对连接在 ISP 菊花链中的单片或多片 ISP 器件进行编程时烧写软件对运行环境的要求为*每个待编程器件的 JEDEC 文件 ( 由前面的设计过程所得)*连接于 PC 机并行口上的 ISP 烧写电缆*Microsoft Win95 或 NT*带有 ISP 接口的目标硬件 ( 如教学实验板电路板或整机)1.在 ispDesignEXPERT System Project Navigator 窗口中的源文件区选中器件名如 ispLSI1032E-70LJ84双击右侧的 ISP Daisy Chain Download栏( 或直接在 WIN95 中按 Start=>Programs=>Lattice Semiconductor=>ispDCD)打开 ISP 菊花链烧写窗口2.建立一个新的结构文件3.检查结构文件4.对菊花链进行编程首先在 Windows 中打开 ISP 菊花链烧写功能ISP 菊花链烧写软件利用结构文件来定义下列信息* 各个 ISP 器件的位置 ( 序号 ) 和型号* 对各个 ISP 器件将要进行的操作 ( 读出写入校验或无操作等 )若 PC 机已经通过在系统编程电缆连接到教学实验板或目标硬件板上那么建立结构文件最简单的方法是利用 Configuration => ScanBoard 命令这一命令执行之后就产生一个包含有菊花链中所有器件的基本结构文件然而此时结构文件中还缺乏关于进行何种操作和写入哪一个 JEDEC 文件的信息注结构文件的后缀为 *.DLD它适用于 DOS 或 Windows 两种环境。

Lattice的ISPlever使用教程

[原创] Lattice的ISPlever使用教程ispLEVER使用教程目录第一节 ispLEVER 简介第二节 ispLEVER开发工具的原理图输入第三节设计的编译与仿真第四节硬件描述语言和原理图混合输入第五节 ispLEVER工具中VHDL和Verilog语言的设计方法第六节 ispVM System－在系统编程的软件平台第七节约束条件编辑器（Constraint Editor）的使用方法附录一 ispLEVER System上机实习题附录二 ispLEVER软件中文件名后缀及其含义第一节 ispLEVER 简介ispLEVER 是Lattice 公司最新推出的一套EDA软件。

设计输入可采用原理图、硬件描述语言、混合输入三种方式。

能对所设计的数字电子系统进行功能仿真和时序仿真。

编译器是此软件的核心，能进行逻辑优化，将逻辑映射到器件中去，自动完成布局与布线并生成编程所需要的熔丝图文件。

软件中的Constraints Editor工具允许经由一个图形用户接口选择I/O设置和引脚分配。

软件包含Synolicity公司的“Synplify”综合工具和Lattice的ispVM器件编程工具。

ispLEVER软件提供给开发者一个简单而有力的工具，用于设计所有Lattice可编程逻辑产品。

软件支持所有Lattice公司的ispLSI 、MACH、ispGDX、ispGAL、GAL器件。

ispLEVER 工具套件还支持Lattice新的ispXPGATM和ispXPLDTM产品系列，并集成了Lattice ORCA Foundry设计工具的特点和功能。

这使得ispLEVER的用户能够设计新的ispXPGA和ispXPLD产品系列，ORCA FPGA/FPSC系列和所有Lattice的业界领先的CPLD产品而不必学习新的设计工具。

软件主要特征：1. 输入方式* 原理图输入* ABEL-HDL输入* VHDL输入* Verilog-HDL输入* 原理图和硬件描述语言混合输入2. 逻辑模拟* 功能模拟* 时序模拟3. 编译器* 结构综合、映射、自动布局和布线4. 支持的器件* 含有支持ispLSI器件的宏库及MACH器件的宏库、TTL库* 支持所有ispLSI、MACH、ispGDX、ispGAL、GAL、ORCA FPGA/FPSC、ispXPGA和ispXPLD器件5. Constraints Editor工具* I/O参数设置和引脚分配6. ispVM工具* 对ISP器件进行编程软件支持的计算机平台：PC: Windows 98/NT/2000/XP第二节 ispLEVER开发工具的原理图输入I. 启动ispLEVER(按Start=>Programs=>LatticeSemiconductor=>ispLEVER Project Navigator)II. 创建一个新的设计项目A. 选择菜单File。

LATTICE_配置问题-推荐下载

对全部高中资料试卷电气设备，在安装过程中以及安装结束后进行高中资料试卷调整试验；通电检查所有设备高中资料电试力卷保相护互装作置用调与试相技互术关，系电通，力1根保过据护管生高线产中0不工资仅艺料可高试以中卷解资配决料置吊试技顶卷术层要是配求指置，机不对组规电在范气进高设行中备继资进电料行保试空护卷载高问与中题带资2负料2，荷试而下卷且高总可中体保资配障料置各试时类卷，管调需路控要习试在题验最到；大位对限。设度在备内管进来路行确敷调保设整机过使组程其高1在中正资，常料要工试加况卷强下安看与全22过，22度并22工且22作尽22下可护都能1关可地于以缩管正小路常故高工障中作高资；中料对资试于料卷继试连电卷接保破管护坏口进范处行围理整，高核或中对者资定对料值某试，些卷审异弯核常扁与高度校中固对资定图料盒纸试位，卷置编工.写况保复进护杂行层设自防备动腐与处跨装理接置，地高尤线中其弯资要曲料避半试免径卷错标调误高试高等方中，案资要，料求编试技5写、卷术重电保交要气护底设设装。备备置管4高调、动线中试电作敷资高气，设料中课并技3试资件且、术卷料中拒管试试调绝路包验卷试动敷含方技作设线案术，技槽以来术、及避管系免架统不等启必多动要项方高方案中式；资，对料为整试解套卷决启突高动然中过停语程机文中。电高因气中此课资，件料电中试力管卷高壁电中薄气资、设料接备试口进卷不行保严调护等试装问工置题作调，并试合且技理进术利行，用过要管关求线运电敷行力设高保技中护术资装。料置线试做缆卷到敷技准设术确原指灵则导活：。。在对对分于于线调差盒试动处过保，程护当中装不高置同中高电资中压料资回试料路卷试交技卷叉术调时问试，题技应，术采作是用为指金调发属试电隔人机板员一进，变行需压隔要器开在组处事在理前发；掌生同握内一图部线纸故槽资障内料时，、，强设需电备要回制进路造行须厂外同家部时出电切具源断高高习中中题资资电料料源试试，卷卷线试切缆验除敷报从设告而完与采毕相用，关高要技中进术资行资料检料试查，卷和并主检且要测了保处解护理现装。场置设。备高中资料试卷布置情况与有关高中资料试卷电气系统接线等情况，然后根据规范与规程规定，制定设备调试高中资料试卷方案。

Lattice

Lattice 产品一、公司简介Lattice半导体公司（Lattice Semiconductor）成立于1983年，专业从事设计、开发和销售高性能的可编程逻辑器件和相关软件。

Lattice是ISP（In System Programmable）技术的发明者，ISP技术极大的促进了PLD产品的发展。

1999年收购V antis（原AMD子公司）,2001年收购Lucent微电子的FPGA部门，是世界第三大可编程逻辑器件供应商。

目前Lattice公司在上海设有研发部门。

二、Lattice的ISP技术Lattice公司于1991 年革命性地率先推出高密度在系统可编程（In System Programmable）逻辑器件，从而开创了可编程逻辑器件的市场。

通过使用ISP器件，工程师们可以在电路板上直接对可编程器件进行编程或再编程，有效缩短产品上市周期、降低生产成本。

Lattice开发的ISP 技术使用户在产品的整个寿命周期中获得无形的利益。

从设计、制造到现场升级、维护，采用Lattice ISP 产品可以加速产品的上市并降低研发成本。

Lattice ISP 技术帮助工程师缩短系统试制时间、简化生产流程并采用经证实更有效的方式进行现场升级和维护。

三、Lattice的产品线Lattice目前主要有6个产品系列：●CPLDComplex Programmable Logic Device●ispXPLDeXpanded Programmable Logic Devices●ispXPGA●ORCA FPSC●IspPAC●ispGDX2Lattice 的所有产品都具备isp功能，即所有芯片均可满足在线配置或重配置。

四、CPLD——Complex Programmable Logic Device1、CPLD的性能Lattice的CPLD颇有特色，在业界具有很强的竞争力，包括早期的ispLSI系列产品和MACH系列、ispMACH4000系列、ispLSI5000系列、和ispMACH5000系列产品。

Lattice Semiconductor FPGA、CPLD、混合信号产品选择指南说明书

LCMXO2-1200ZE-P1-EVNPRODUCT SELECTOR GUIDE2012FPGA • CPLD • MIXED SIGNAL • INTELLECTUAL PROPERTY • DEVELOPMENT KITS • DESIGN TOOLSCONTENTS■A dvanced Packaging (4)■F PGA Products (6)■C PLD Products (8)■M ixed Signal Products (8)■Intellectual Property and Reference Designs (10)■D evelopment Kits and Evaluation Boards (14)■P rogramming Hardware (18)■FPGA and CPLD Design Software (19)■P AC-Designer® Design Software (19)Page 2Affordable InnovationLattice Semiconductor is committed to delivering value through innovative low cost, low powersolutions. We’re innovating every day to drive down costs and deliver greater value. Fromcost sensitive consumer electronics to leading edge communications equipment, designersare using Lattice products in a growing number of applications. We’ve shipped over a billiondevices to customers worldwide and we understand that we must deliver cost effectivesolutions and excellent service in order to succeed.FPGA, PLD and Mixed Signal ProductsLattice FPGA (Field Programmable Gate Array) solutions offer unique features, low power,and excellent value for FPGA designs. We are also the leading supplier of low-density CMOSPLDs, and our CPLD and SPLD solutions deliver an optimal fit for a variety of PLD designchallenges.Our Platform Manager™, Power Manager II and ispClock™ mixed signal product familiesfeature a combination of programmable logic and programmable analog circuitry that allowssystem designers to reduce system cost and design time. These innovative products provide afast and easy solution for integrating a wide range of power and clock management functionswithin a single integrated circuit. These products can replace numerous discrete components,reducing cost and conserving board space, while providing users with additional designflexibility and time-to-market benefits.Software and Intellectual PropertyOur Lattice Diamond® development tool suite, iCEcube2™ design software, PAC-Designersoftware, and IP core program allow design engineers to easily customize our devices for theirunique system requirements.Lattice Diamond software tools enable users to synthesize a design, perform analysis, debug,and download a logic configuration to our FPGA devices, while iCEcube2 software supportsour iCE40 family of FGPAs. PAC-Designer software is used in the design of our mixed signalproducts.Our IP core program, LatticeCORE™, provides pre-tested, reusable functions, allowingdesigners to focus on their unique system architectures. These IP cores provide industry-standard functions including PCI Express, DDR, Ethernet, CPRI, Serial RapidIO 2.1, SPI4,and embedded microprocessors. In addition, a number of independent IP providers haveteamed with Lattice to offer additional high quality, reusable IP cores. Partners are selected fortheir industry leadership, high development standards, and commitment to customer support.Page 3Page 4Organic Flip Chip BGAFine Pitch BGA1704-BallOrganic fcBGA 42.5 x 42.5 mm 3.25 mm height 1.00 mm pitch1152-BallOrganic fcBGA 35 x 35 mm 3.50 mm height 1.00 mm pitch1020-BallOrganic fcBGA Revision 233 x 33 mm 3.25 mm height 1.00 mm pitch1152-Ball fpBGA 1156-Ball fpBGA 35 x 35 mm 2.60 mm height 1.00 mm pitc h868-Ball fpBGA 900-Ball fpBGA 31 x 31 mm 2.60 mm height 1.00 mm pitch648-Ball fpBGA 672-Ball fpBGA 27 x 27 mm 2.60 mm height 1.00 mm pitch484-Ball fpBGA 23 x 23 mm 2.60 mm height 1.00 mm pitch324-Ball ftBGA 19 x 19 mm 1.70 mm height 1.00 mm pitch256-Ball ftBGA 17 x 17 mmOption 1: 1.55 mm height Option 2: 2.10 mm height Option 3: 1.70 mm height 1.00 mm pitch 256-Ball caBGA 14 x 14 mm 1.70 mm height 0.80 mm pitch332-Ball caBGA 17 x 17 mm 2.00 mm height 0.80 mm pitch208-Ball ftBGA 17 x 17 mm 1.55 mm height 1.00 mm pitch256-Ball fpBGA 17 x 17 mm 2.10 mm height1.00 mm pitchFine Pitch BGAChip Array BGANote: Packages shown actual size. Height specification is max.Page 5208-Pin PQFP 28 x 28 mm (body)4.10 mm height 0.50 mm pitch176-Pin TQFP 24 x 24 mm (body)1.60 mm height 0.50 mm pitch144-Pin TQFP 20 x 20 mm (body)1.60 mm height 0.50 mm pitch100-Pin TQFP 128-Pin TQFP 14 x 14 mm (body)1.6 mm height0.50 mm pitch (100 TQFP)0.40 mm pitch (128 TQFP )44-Pin TQFP10 x 10 mm (body)1.20 mm height 1.60 mm height 0.80 mm pitch 48-Pin TQFP 7 x 7 mm (body)1.20 mm height 1.60 mm height0.50 mm pitchTQFP/PQFP64-Pin QFNS 9 x 9 mm1.00 mm height 0.50 mm pitch 100-Ball csBGA 132-Ball csBG A 8 x 8 mm1.35 mm height 0.50 mm pitch 284-Ball csBGA 12 x 12 mm 1.00 mm height 0.50 mm pitch 328-Ball csBGA 10 x 10 mm 1.50 mm height 0.50 mm pitch 132-Ball ucBGA 6 x 6 mm1.00 mm height 0.40 mm pitch 25-Ball WLCSP2.5 x 2.5 mm 0.62 mm height 0.40 mm pitch84-Pin QFNS 7 x 7 mm1.00 mm height 0.50 mm pitch 48-Pin QFNS 7 x 7 mm1.00 mm height 0.50 mm pitch144-Ball csBGA 7 x 7 mm1.10 mm height 0.50 mm pitch64-Ball ucBGA 4 x 4 mm1.00 mm height 0.40 mm pitch 32-Pin QFNS 5 x 5 mm1.00 mm height 0.50 mm pitch 32-Pin QFN 5 x 5 mm0.60 mm height 0.50 mm pitch 56-Ball csBGA 6 x 6 mm1.35 mm height 0.50 mm pitch 81-Ball csBGA 5 x 5 mm1.00 mm height 0.50 mm pitch 225-Ball ucBGA 7 x 7 mm1.00 mm height 0.40 mm pitch 24-Pin QFNS 4 x 4 mm1.00 mm height 0.50 mm pitch64-Ball csBGA 5 x 5 mm1.10 mm height 0.50 mm pitch121-Ball csBGA 6 x 6 mm1.00 mm height 0.50 mm pitch 121-Ball ucBGA 5 x 5 mm1.00 mm height 0.40 mm pitch 81-Ball ucBGA 4 x 4 mm1.00 mm height 0.40 mm pitch 49-Ball ucBGA 3 x 3 mm1.00 mm height 0.40 mm pitch 36-Ball ucBGA2.5 x 2.5 mm 1.00 mm height0.40 mm pitchQFNS / QFNChip Scale BGAUltra Chip Scale BGAWafer Level Chip ScaleNote: Packages shown actual size. Height specification is max.NEWiCE40™Page 6Page 71) Pb-free only.ispClock ProductsPage 8Platform Manager and Power Manager II Device Selector Guide* ispPAC-POWR1014A OnlyPage 9LatticeCORE IP CoresFor a complete listing of IP cores from Lattice and its 3rd party partners, please go to /ip.1. LatticeSCM™ MACO®-based IP cores are not included in this table.Page 10IP SuitesLattice IP Suites provide many of the functions required to develop a total solution for common FPGA applications. In addition, multipleLattice FPGA families are supported with each IP Suite, so designers can develop solutions across multiple Lattice families, taking advantage of the best features of each. The following table summarizes which IP cores are included in each IP Suite, and which FPGA families are supported.Page 11Page 12Page 14Features- Power connections and power sources - ispVM™ programming support- On-board and external reference clock sources• Available on Windows and Linux platforms • Software and IP with a 60-day license (Windows or Linux)• Variety of demos • USB download cable• Comprehensive Image Processing IP Library • On-board Broadcom ® Broadreach™ PHY Enables IP over Coax• On-board FTDI Chip provides easy programming via low cost USB cable- Gigabit Ethernet MAC Demo using Mico32- DDR3 Memory Controller Demo• Available on Windows and Linux platforms • USB A to USB B (Mini) Cable for FPGA Programming via a PC• 12V AC Power Adapter and International Plug Adapters•QuickSTART GuideFeaturesFeaturesFeaturesLatticeECP3 Versa Development KitHDR-60 Video Camera Development KitLatticeECP3 PCI Express Development KitLatticeXP2 Brevia2 Development Kit• LatticeECP3 PCI Express x1/x4 Solutions Board- PCI Express x1 and x4 edge connector interfaces- On-board Boot Flash- Both Serial SPI Flash and Parallel Flash via MachXO programming bridge - Shows interoperation with a highperformance DDR2 memory component - Switches, LEDs, displays for demo purposes- Input connection for lab-power supply• FPGA-based Image Signal Processing• Fully Production-Ready HDR Camera Design • 1080p Capable @ 60 frames per second• Supports up to 16 Megapixel Sensors • Supports up to two sensors simultaneously • Full 60fps in streaming mode needs no external frame buffer• Fast Auto Exposure Instantly Adjust to Changing Light• Greater than 120 dB High Dynamic Range (HDR) Performance• Direct HDMI/DVI output from FPGA • Extremely Low-Latency• The LatticeECP3 Versa Evaluation Board:- PCI Express 1.1 x1 Edge Connector Interface- Two Gigabit Ethernet Ports (RJ45)- 4 SMA Connectors for SERDES Access - USB Mini for FPGA Programming- LatticeECP3 FPGA: LFE3-35EA-FF484- 64 Mbit Serial Flash memory - 1 Gbit DDR3 Memory- 14-segment alpha-numeric display - Switches and LEDs for demos - SERDES Eye Quality Demo - 4 PCI Express Demos• LatticeXP2 FPGA: LFXP2-5E-6TN144C • 2 Mbit SPI Flash Memory • 1 Mbit SRAM• Programmed via included mini-USB Cable • 2x20 and 2x5 Expansion Headers• Push buttons for General Purpose I/O and Reset• 4-bit DIP Switch for user-defined inputs • 8 Status LEDs for user-defined outputsDevelop PCIe-based platforms using a low-cost, low-power SERDES-basedFPGA with proprietary and Lattice provided designs.A fully production ready High Dynamic Range (HDR) camera, designed to fit into commercially available camera housings. Supports full 1080p resolution at 60 frames per second in streaming mode through the FPGA, without the need for an external frame buffer.Industry’s lowest cost platform for design-ing PCI Express and Gigabit Ethernet based systems. The kit includes free demos and reference designs.Easy-to-use, low-cost platform for evaluat-ing and designing with LatticeXP2 FPGAs.2011. Standard list price: $299.Page 15FeaturesFeaturesFeaturesispMACH 4000ZE Pico Development KitiCEblink40 Evaluation KitMachXO2 Pico Development KitMachXO2 Control Development Kit• Pre-programmed Pico Power Demo • ispMACH 4000ZE device (LC4256ZE-5MN144C)• Power Manager II device(ispPAC-POWR6AT6-01SN32I)• LCD panel• USB mini jack socket for power, JTAG programming, and I 2C interface• 2X15 header landing for off-board expansion provides access to LC4256ZE GPIOs, POWR6AT6 VMON inputs, I 2C, and JTAG chain• Push-button for global reset• 4-bit DIP switch to user-defined inputs • 3.3V and 2.5V supply rails• Two versions:- High Performance: iCE40HX1K-VQ100 - Low Power: iCE40LP1K-QN84• Powered by USB input• 1Mbit SPI PROM (enough for two iCE40HX1K images using WarmBoot)• Four capacitive-touch buttons (requires FPGA logic)• Four user LEDs• MachXO2 LCMXO2-1200ZE• 4-character 16-segment LCD display • 4 capacitive touch sense buttons • 1 Mbit SPI Flash• I 2C temperature sensor• Current and voltage sensor circuits • Expansion header for JTAG, I 2C• Standard USB cable for device programming and I 2C communication• RS-232/USB & JTAG/USB interface • RoHS-compliant packaging and process• MachXO2 LCMXO2-1200HC• Power Manager II ispPAC-POWR1014A • 128Mbit LPDDR memory, 4Mbit SPI Flash • Current and voltage sensor circuits • SD memory card socket • Microphone• Audio Amplifier and Delta-Sigma ADC• Up to two DVI sources and one DVI output.• Up to two Display Inputs (7:1 LVDS) and one Display Output (7:1 LVDS)• Audio output channel• Expansion header for JTAG, SPI, I 2C and PLD I/Os.• Current and voltage sensor circuits • Battery or USB power source• RoHS-compliant packaging and process • Marked for CE, China RoHS Environmental-Friendly Use Period (EFUP) and WasteElectrical and Electronic Equipment (WEEE) Directives• One USB connector cable • QuickSTART Guide• Dual PMOD header compatible with Digilent PMOD boards (6x2 header)• 3.33 MHz oscillator (can be modified to support 33.33 MHz or 333 kHz)• 1.2V and 3.3V power supplies• All iCE40HX1K I/O available on headers or 0.1” through-holes• Watch battery• QuickSTART Guide• LEDs & switches• Standard USB cable for device programming • RS-232/USB & JTAG/USB interface• RoHS-compliant packaging and process • AC adapter (international plugs)• QuickSTART GuideBattery-powered, low-cost platform to accelerate the evaluation of ispMACH 4000ZE CPLDs.Page 16FeaturesFeaturesMachXO Control Development Kit FeaturesFeaturesMachXO Pico Dev. Kit & MachXO Control Dev. KitPower Manager II Hercules Development KitProcessorPM Development KitPlatform Manager Development Kit• Preloaded Control SoC Demo• MachXO LCMXO2280• Power Manager II ispPAC-POWR1014A• 2Mbit SPI Flash & 1Mbit SRAM• I2C temperature sensor• Current and voltage sensor circuits• On-board fan• Interface to 16 x 2 LCD panel*• SD memory and CompactFlash memory card sockets*• Audio output channel• Expansion header for SPI & I2C• LEDs & switches• Standard USB cable for deviceprogramming and I2C communication• RS-232/USB & JTAG/USB interface• 3” x 1” prototyping area• RoHS-compliant packaging and process* LCD panel and SD/CompactFlash memory not included in thedevelopment kit• The Standard Edition Hercules DevelopmentKit features the following:- Preloaded Board Digital ManagementDemo- Hercules Standard Edition eval board- Power Manager II ispPAC-POWR1220AT8 and MachXOLCMXO2280 PLD• The Advanced Edition Hercules DevelopmentKit features the following:- Preloaded Board Digital ManagementDemo- Hercules Advanced Edition evaluationboard with CompactPCI headers- Power Manager II ispPAC-POWR1220AT8 and MachXOLCMXO2280 PLD- Backplane accessory evaluation boardand power supply for live hot-swap• AC adapter (international plugs)• USB Connector Cable• RoHS-compliant packaging and process• Pre-configured Processor Support Demo• ProcessorPM-POWR605• Power Manager II POWR6AT6• 3.3V, 2.5V, and 1.8V supply rails• LEDs• Slide potentiometer• 2x14 expansion header• USB mini jack socket (program/power)• 2 Push-Buttons• Preloaded Power Management Demo• LPTM10-12107, Platform Manager, 208-ballftBGA package• 35mm slide pots to emulate supply railvariations• Pads for user I/O, LED, and switches• JTAG and I2C interface headers• USB Cable• 4-Bit DIP Switch• JTAG and I2C Header Landings• RoHS-compliant packaging and process• USB connector cable• QuickSTART Guide• AC adapter with international plugs• Programmable with ispVM System software• QuickSTART GuideVersatile, ready to use hardware platformsfor evaluating and designing with PowerManager II devices. A Standard and Ad-vanced Edition of each kit is available.Versatile, ready-to-use hardware platformfor evaluating and designing with Proces-sorPM power management devices.A versatile, ready-to-use hardware plat-form for evaluating and designing withPlatform Manager devices.Features:Breakout Board Evaluation Kits•Preprogrammed with hardware test programLCMXO2-1200ZE-1TG144C PLD (MachXO2Breakout Board), LCMXO2280C-FTN256CPLD (MachXO2280 Breakout Board),POWR1014A-02TN48I (POWR1014ABreakout Board), or LC4256ZE-TN144C CPLD(ispMACH 4256ZE Breakout Board)• LEDs•Expansion Header LandingsBreakout Board Evaluation Kits for selectMachXO2, MachXO, ispMACH 4000ZE,Power Manager II devices offer convenienthardware evaluations by providing easyhand-access to PLD I/Os.•Prototyping Area•USB Mini Jack Socket (Program/Power)•JTAG Header Landing•RoHS-compliant packaging and process•USB connector cableMachXO Mini Development Kit Features• MachXO PLD: LCMXO2280C-4TN144C• 2 Mbit SPI Flash memory• 1 Mbit SRAM• I2C temperature sensor• USB mini jack sockets for power, JTAG programming, and RS-232 debugging• 2X16 header for off-board expansion provides access to top and right side MachXO banks • Push-buttons for sleep mode and reset• 4-bit DIP switch to user-defined inputs• ADC/DAC circuit• Sleep circuit• 8 LEDs for user-defined outputs• RoHS-compliant packaging and process• Two USB connector cables • QuickSTART GuidePage 17Programming HardwarePage 18PAC-Designer — Mixed-Signal Design SoftwarePage 19Technical SupportUSA & Canada: 1-800-LATTICE (528-8423)For other locations: +1-503-268-8001PLDTechnicalandSoftware:***************************MixedSignal:***********************Additionally, customers can receive technical support for Lattice’s Programmable Logic Products from our Asia based applications group, by contacting Lattice Asia applications during the hours of 8:30 a.m. to 5:30 p.m. Beijing Time (CST) +0800 UTC (Chinese and English language only).Asia: +86-21-52989090********************************Corporate HeadquartersLattice Semiconductor Corporation 5555 Northeast Moore CourtHillsboro, Oregon 97124-6421 USA Telephone: +1-503-268-8000Facsimile: +1-503-268-8347Web: Software LicensingEmail:************************Web: /licensing/index.cfmCopyright © 2012 Lattice Semiconductor Corporation. All brand names or product names are trademarks or registered trademarks of their respective holders. Lattice Semiconductor Corporation, L Lattice Semiconductor Corporation (logo), L (stylized), L (design), Lattice (design), Lattice Diamond, LSC, E 2CMOS, FlashBAK, flexiFLASH, flexiMAC, flexiPCS, FreedomChip, GAL, GDX, Generic Array Logic, HDL Explorer, iCE40, iCEblink, iCEcube2, IPexpress, ISP , ispATE, ispClock, ispDOWNLOAD, ispGAL, ispGDS, ispGDX, ispGDXV, ispGDX2, ispGENERATOR, ispJTAG, ispLeverCORE, ispLSI, ispMACH, ispPAC, ispTURBO, ispVIRTUAL MACHINE, ispVM, ispXP , ispXPGA, ispXPLD, LatticeCORE, LatticeECP3, LatticeECP2, LatticeECP2M, LatticeECP , LatticeECP-DSP , LatticeMico, LatticeMico8, LatticeMico32, LatticeSC, LatticeSCM, LatticeXP , LatticeXP2, MACH, MachXO, MachXO2, MACO, ORCA, PAC, PAC-Designer, PAL, Performance Analyst, Platform Manager, ProcessorPM, PURESPEED, Reveal, Silicon Forest, Speedlocked, Speed Locking, sysCLOCK, sysCONFIG, sysDSP , sysHSI, sysI/O, sysMEM, The Simple Machine for Complex Design, TransFR, UltraMOS, and specific product designations are either registered trademarks or trademarks of Lattice Semiconductor Corporation or its subsidiaries in the United States and/or other countries. ISP is a service mark of Lattice Semiconductor Corporation.August 2012 • Order #: I0211HLCMXO2-1200ZE-P1-EVN。

Lattice可编程逻辑器件及其开发工具

Lattice可编程逻辑器件及其开发工具
刘晟
【期刊名称】《世界电子元器件》
【年(卷),期】2000(000)012
【摘要】美国Lattice公司是目前世界可编程器件的主要设计制造厂商。

产品以先进的E^2CMOS工艺的可编程逻辑器件(PLD)为主。

1999年与AMD公司的可编程逻辑子公司Vantis公司合并,在今年推出了业界第一个真正的可编程模拟器件ispPAC(In-System Programmability Programmable Analog Circuits)系列。

为模拟电路设计提供了新的设计思路。

【总页数】2页(P19-20)
【作者】刘晟
【作者单位】北京中泰康通讯技术有限责任公司
【正文语种】中文
【中图分类】TN791
【相关文献】
ttice可编程逻辑器件ispLSI1016与AlteraEPM7032器件比较 [J], 赵元平
2.性能卓越的军用PLD器件:Lattice军用级可编程逻辑器件简介 [J], 赵元平
ttice高密度可编程逻辑器件开发工具简介 [J], 方龙森;赵元平
4.可擦除可编程逻辑器件的开发工具及其应用 [J], 车明康
5.基于可编程逻辑器件(Lattice)的多功能数字频率计 [J], 顾巨峰;周浩洋;朱健华
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Lattice 公司的可编程逻辑器件开发软件ispDesignEXPERT
Lattice公司网站的网址：。

Lattice公司是在系统可编程技术（isp）的发明公司，该公司的可编程逻辑器件ispLSI器件具有使用简单，下载次数10000次和数据保存20年的特点，加之软件的开放程度高，所以该公司的产品在全国各个大学中使用很广泛。

（1）IspLSI CPLD产品介绍
Lattice公司的CPLD产品容量可以达到1000个宏单元，速度可以达到350MHz，输入输出引脚可达68个。

这些产品满足各种电子装置的开发
（2）可编程逻辑器件的软件开发工具
（Programmable Logic Software Development Tools）
Lattice 公司的逻辑软件开发工具是ispDesignEXPERT 系统，该系统包含设计输入、综合、仿真、适配设计和下载等功能，可以满足开发要求。

（3）下载ispDesignEXPERT软件
下载需到Lattice公司的网站，首先应该到下载网页，在下载网页选择要下载的软件。

由于软件太大，需要分四个部分下载。

下载网页：
Home / Products / Development Tools / Resources
Development Tools Downloadable Software
（可供下载的软件）
You have retrieved 23 Development Tools Downloadable Software
Software return to top
•
Lattice Macros for Synario (Support for ISP (ver 3 0) and
full Synario (2 3) versions) (April 11, 1997)
493 KB
•
Lattice Macros for Synario (Support for ISP (ver 5 0) and
full Synario (3 0) versions) (October 28, 1997)
467 KB
•
Lattice Macros for Synario (Support for ISP (ver 5 1) and
full Synario (3 1) versions) (June 8, 1998)
155 KB
PALtoGAL v3 12 35 KB
Reform 14 KB
Reform2 13 KB
DSL Macros for MACH 12 KB
•
DSL Macros for MACH 6 KB
•
MACH-Synario 3 1 Patch 320 KB
•
CP001 -- Source File: Behavioral Modeling in VHDL
Simulations (February 1999)
15 KB
ispDesignEXPERT (PC) v8.4 Starter Software （下载这个
软件）
14 KB
•
ispDesignEXPERT 8.4 Starter (Part 1) （下载这个软件）17.81 MB
•
ispDesignEXPERT 8.4 Starter (Part 2) （下载这个软件）22.74 MB
•
ispDesignEXPERT 8.4 Starter (Part 3) （下载这个软件）15.26 MB
•
ispDesignEXPERT 8.4 Starter (Part 4) （下载这个软件） 6.24 MB
•
ispGDX Development System 3.2 12.90 MB
•
ispGDX Development System 2.4.1 13.13 MB
•
GDS Assembler 265 KB
PAC-Designer Software Download （模拟可编程器件开
发软件）
14 KB
•
PAC-Designer Software 1.3 （模拟可编程器件开发软
件）
7.44 MB
•
ispVM System 10.0
ispVM System - the latest in ISP Programming, based on
Virtual Machine Technology
10.60 MB
•
ispVM System 8 2 2
ispVM System includes LatticePRO, ISP Daisy Chain
Download, and ispVM Download
8.84 MB
•
ispVM EMBEDDED v8.1: C Source code for customized or
embedded JTAG programming applications
ispVM Embedded Software has an added level of password
protection. To get the password call 1-888-ISP-PLDS (US
198 KB
residents) or email ispgenapps@. Please
include your name, company name, phone number and
application.
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（4）申请许可证
使用Lattice 公司的软件需要从该公司的网站上申请许可证，在安装软件的过程中，软件会弹出一个许可证申请窗口，在该窗口填入必要的信息，就可以通过互连网申请许可证，其实许可证就是一个文件，该文件会从Lattice公司用电子邮件有给你。

然后将该文件拷贝到需要放置的子目录中就可以了。

当然也可以直接到Lattice的网站上申请或者到Lattice公司的上海办事处或是代理商北京中泰康公司、金龙公司索要。