半导体物理第八章课件
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半导体物理与器件第八章pn结二极管
半导体物理与器件
正偏pn结耗尽区边 界处少数载流子浓 度的变化情况
反偏pn结耗尽区边 界处少数载流子浓 度的变化情况
例8.1
半导体物理与器件
少数载流子分布
假设：中性区内电场为0 无产生 稳态pn结 0 长pn结
例8.4
0
0
Dn
2 n x2
n n n E g x n0 t
Js eDp pn 0 Lp eDn n p 0 Ln
反偏饱和电流（密度）
则理想pn结的电流-电压特性可简化为：
eV J J s exp a kT 1
尽管理想pn结电流-电压方程是根据正偏pn结推导出来的， 但它同样应当适用于理想的反偏状态。可以看到，反偏时，电 流饱和为Js
势垒高度由平衡时的eVbi降低到了e(Vbi-Va) ；正向偏置电压
Va在势垒区中产生的电场与自建电场方向相反，势垒区中的电场强度 减弱，并相应的使空间电荷数量减少，势垒区宽度变窄。
半导体物理与器件
产生了净扩散流； 电子：n区→ p区
空穴：p区→ n区
热平衡时载流子漂移流与扩散流相互抵消的平衡被打破：势垒高 度降低，势垒区中电场减弱，相应漂移运动减弱，因而使得漂移 运动小于扩散运动，产生了净扩散流。
偏置状态下p区空间电 荷区边界处的非平衡 少数载流子浓度
注入水平和偏 置电压有关
eVa pn ( xn ) pn 0 exp kT
半导体物理与器件
注入到p（n）型区中的电子（空穴）会进一步扩散和 复合，因此公式给出的实际上是耗尽区边界处的非平衡少 数载流子浓度。 上述边界条件虽然是根据pn结正偏条件导出的，但是 对于反偏情况也是适用的。因而当反偏电压足够高时，从 上述两式可见，耗尽区边界处的少数载流子浓度基本为零。
【材料课件】第八章 半导体电子材料
9. 可利用SOI器件制作三维集成电路
SOI器件与体硅器件比较，在相同的电压下 工作，SOI器件性能提高30%
在基本相同的低功耗下工作，SOI器件性能 可提高300%
SOI工艺将成为21世纪ULSI的主流技术之一
8.6.2 SOI材料的制备
注氧隔离 键合与背腐蚀 智能剥离 外延层转移
频率和功率的乘积
fTVm
EbVs
2
第一材料优值
F1 EbVs
约翰逊优值或者第一材料优值越大，材料 的功率和工作频率越高
8.1.2 凯斯优值
高频器件的尺寸受到热导率的限制，凯斯优值评价材 料在制作高速器件时适合程度的量化标准
K (Vb )2
为材料的相对介电常数
为热导率，反映了材料的热性质对晶体管开关性
F4
在同一工作频率下，器件的功耗随着优值F4 的增加而减少，工作频率越高，下降幅度 越大
对同一材料所制器件的最小功耗随着工作 频率提高而增大
F4越大，器件的功耗越低
8.1.5 热性能优值
反映了某种材料所制作的功率器件在高温 工作状态下的优值，三个热性能优值：
QF1 Eb3 QF 2 Eb4 QF3 Eb3
4. 由于有源层和衬底之间隔离，不致因辐照 在衬底中产生电子－空穴对导致电路性能 退化
5. SOI材料寄生电容小，有利于提高所致器 件的性能
6. 利用SOI材料可简化器件和电路加工过程
7. SOI材料所致的MOSFET中短沟道效应和 热载流子效应大大减弱，提高了器件的可 靠性
8. SOI器件功耗低
闩锁效应在大线宽的工艺上作用并不明显, 而线宽越小, 寄生 三极管的反应电压越低, 闩锁效应的影响就越明显。
闩锁效应被称为继电子迁移效应之后新的“CPU杀手”。防 止MOS电路设计中Latch-up效应的产生已成为IC设计界的重 道效应小、速度快、 集成度高、功耗低、耐高温、抗辐射等优点，越 来越受业界的青睐；
SOI器件与体硅器件比较，在相同的电压下 工作，SOI器件性能提高30%
在基本相同的低功耗下工作，SOI器件性能 可提高300%
SOI工艺将成为21世纪ULSI的主流技术之一
8.6.2 SOI材料的制备
注氧隔离 键合与背腐蚀 智能剥离 外延层转移
频率和功率的乘积
fTVm
EbVs
2
第一材料优值
F1 EbVs
约翰逊优值或者第一材料优值越大，材料 的功率和工作频率越高
8.1.2 凯斯优值
高频器件的尺寸受到热导率的限制，凯斯优值评价材 料在制作高速器件时适合程度的量化标准
K (Vb )2
为材料的相对介电常数
为热导率，反映了材料的热性质对晶体管开关性
F4
在同一工作频率下，器件的功耗随着优值F4 的增加而减少，工作频率越高，下降幅度 越大
对同一材料所制器件的最小功耗随着工作 频率提高而增大
F4越大，器件的功耗越低
8.1.5 热性能优值
反映了某种材料所制作的功率器件在高温 工作状态下的优值，三个热性能优值：
QF1 Eb3 QF 2 Eb4 QF3 Eb3
4. 由于有源层和衬底之间隔离，不致因辐照 在衬底中产生电子－空穴对导致电路性能 退化
5. SOI材料寄生电容小，有利于提高所致器 件的性能
6. 利用SOI材料可简化器件和电路加工过程
7. SOI材料所致的MOSFET中短沟道效应和 热载流子效应大大减弱，提高了器件的可 靠性
8. SOI器件功耗低
闩锁效应在大线宽的工艺上作用并不明显, 而线宽越小, 寄生 三极管的反应电压越低, 闩锁效应的影响就越明显。
闩锁效应被称为继电子迁移效应之后新的“CPU杀手”。防 止MOS电路设计中Latch-up效应的产生已成为IC设计界的重 道效应小、速度快、 集成度高、功耗低、耐高温、抗辐射等优点，越 来越受业界的青睐；
半导体物理第八章
dx2
ρx =−
εrε0
=
−
q εrε0
⎡⎣
pp0
e−qV /k0T −1
− np0
eqV /k0T −1 ⎤⎦
(5)
上式两边乘dV并积分，可得
∫ ∫ [ ( ) ( )] dV dx
dV
d⎜⎛ dV
⎟⎞
=
−
q
0 dx ⎝ dx ⎠ ε rε0
V 0
p p0 e−qV / k0T −1 − n p0 eqV / k0T −1 dV
3、VG > 0,表面处Ei与EF重合，表面本征型
E VG > 0
MI S
Ec Ei
++++++++++
EF
Ev
nS = ni exp[(ESF − Ei )/ kT] pS = pi exp[(Ei − ESF )/ kT]
表面处于本征型, VS >0.
pS = nS = ni
4、VG >>0，表面反型
VG-VT 由绝缘层承受。 ¾应用：MOSFET(MOS场效应晶体管)
¾ 前面讨论的是空间电荷区的平衡态，VG不变或者变化 速率很慢，空间电荷区载流子浓度能跟上VG的变化。
¾ 以下讨论非平衡状态-深耗尽状态， VG为高频信号或 者阶跃脉冲，空间电荷区少子来不及产生和输运。
5、VG >>0，加高频或脉冲电压，表面深耗尽。
¾深耗尽和反型是同一条件下不同时间内的表面状况 ¾深耗尽状态的应用：制备CCD等。
6、平带VS=0
对理想MIS结构VS=0时，处于平带。
8.2.2 表面空间电荷层的电场、电势和电容
ρx =−
εrε0
=
−
q εrε0
⎡⎣
pp0
e−qV /k0T −1
− np0
eqV /k0T −1 ⎤⎦
(5)
上式两边乘dV并积分，可得
∫ ∫ [ ( ) ( )] dV dx
dV
d⎜⎛ dV
⎟⎞
=
−
q
0 dx ⎝ dx ⎠ ε rε0
V 0
p p0 e−qV / k0T −1 − n p0 eqV / k0T −1 dV
3、VG > 0,表面处Ei与EF重合，表面本征型
E VG > 0
MI S
Ec Ei
++++++++++
EF
Ev
nS = ni exp[(ESF − Ei )/ kT] pS = pi exp[(Ei − ESF )/ kT]
表面处于本征型, VS >0.
pS = nS = ni
4、VG >>0，表面反型
VG-VT 由绝缘层承受。 ¾应用：MOSFET(MOS场效应晶体管)
¾ 前面讨论的是空间电荷区的平衡态，VG不变或者变化 速率很慢，空间电荷区载流子浓度能跟上VG的变化。
¾ 以下讨论非平衡状态-深耗尽状态， VG为高频信号或 者阶跃脉冲，空间电荷区少子来不及产生和输运。
5、VG >>0，加高频或脉冲电压，表面深耗尽。
¾深耗尽和反型是同一条件下不同时间内的表面状况 ¾深耗尽状态的应用：制备CCD等。
6、平带VS=0
对理想MIS结构VS=0时，处于平带。
8.2.2 表面空间电荷层的电场、电势和电容
半导体物理西交课件-半导体表面和MSI结构
2
u 'k (0) + i 2π k uk (0)
2
（8-14）
k为复数时波函数特点：
1/ 2 m V E 2 − ( ) 0 0 x ; ( x ≤ 0) A exp h ψ ( x) = i 2π k ' x −2π k " x A u ( x ) e e ;( x ≥ 0) 1 k
x→∞
1/ 2 2m0 (V0 − E ) ψ ( x ) = A exp 波函数有限： 1 h
x （8-4）
x （8-3）
表面态
( x ≥ 0)区域的波函数：
ψ 2 ( x) = A1uk ( x)ei 2π kx + A2u− k ( x)e − i 2π kx
表面电场效应
从理想的MIS结构出发，讨论外加电场作用下， 半导体表面层内发生的现象。 理想MIS结构： 金属与半导体间功函数差为零 绝缘层内没有任何电荷且绝缘层完全不导电 绝缘体与半导体界面处不存在任何界面态
表面电场效应
MIS结构的一般性静电特性
表面电场效应
表面电场效应
整体电中性： 绝缘层中电场均匀：
但是表面处Ei仍位于费米能级以上：
此时：V、Vs>0，又np0/pp0<<1， np0/pp0和e-qV/k0T均可略去
qVs n p 0 qVs F , = kT p p0 k0T 0
2 k0T 1/ 2 Es = V s LD q
qVs 2ε rsε 0 k0T Qs = exp − qLD 2 k T 0 qVs ε rsε 0 Cs = exp − LD 2k0T
u 'k (0) + i 2π k uk (0)
2
（8-14）
k为复数时波函数特点：
1/ 2 m V E 2 − ( ) 0 0 x ; ( x ≤ 0) A exp h ψ ( x) = i 2π k ' x −2π k " x A u ( x ) e e ;( x ≥ 0) 1 k
x→∞
1/ 2 2m0 (V0 − E ) ψ ( x ) = A exp 波函数有限： 1 h
x （8-4）
x （8-3）
表面态
( x ≥ 0)区域的波函数：
ψ 2 ( x) = A1uk ( x)ei 2π kx + A2u− k ( x)e − i 2π kx
表面电场效应
从理想的MIS结构出发，讨论外加电场作用下， 半导体表面层内发生的现象。 理想MIS结构： 金属与半导体间功函数差为零 绝缘层内没有任何电荷且绝缘层完全不导电 绝缘体与半导体界面处不存在任何界面态
表面电场效应
MIS结构的一般性静电特性
表面电场效应
表面电场效应
整体电中性： 绝缘层中电场均匀：
但是表面处Ei仍位于费米能级以上：
此时：V、Vs>0，又np0/pp0<<1， np0/pp0和e-qV/k0T均可略去
qVs n p 0 qVs F , = kT p p0 k0T 0
2 k0T 1/ 2 Es = V s LD q
qVs 2ε rsε 0 k0T Qs = exp − qLD 2 k T 0 qVs ε rsε 0 Cs = exp − LD 2k0T
半导体物理(朱俊)第八章 半导体的磁效应
1．霍尔效应的成过程
假设对 N 型半导体加的磁场、电场与 P 型相 同，达到稳态，y 方向无净电荷流动
− q (−ε y ) = − qVx Bz
ε y = −Vx Bz
J x = nqVx
Jx Vx = nq
1 ∴ ε y = − J x Bz nq = ( RH ) n J x Bz ∝ J x Bz
B//ε，磁阻变化小，不产生VH
横向磁阻效应：
B⊥ε，磁阻变化明显，产生VH
按机理分： 由于电阻率ρ变化引起的R变化 —物理磁阻效应 由于几何尺寸l/s的变化引起的 R变化 —几何磁阻效应
l ∵R = ρ ⋅ s
磁阻的大小：
∆R
或
R B − R0 = R0 R0
1 − 1
σB −σ0 ∆ρ ρ B − ρ 0 σ B σ 0 = = =− 1 ρ0 ρ0 σB σ0
1 ∴ RH = − qni
RH
(－)
1/T
(2) p型半导体
● 饱和区
p = N A >> n
1 RH = >0 qN A
● 过渡区 T↑, p-nb2↓ 但 p-nb2 >0，RH > 0
当 nb2=p 时， RH＝0
T↑↑， nb2>p，RH<0 但nb2↑，|RH|↑ 当
NA n= b −1
End !
Edited by Dr. J. Zhu
B p y 2 p x
( J p ) y = pq µ pε y
ε
+y方向
B 2 ( J p ) y = ( J p ) y + ( J ε ) y = pq µ pε y − pq µ pε x Bz p
假设对 N 型半导体加的磁场、电场与 P 型相 同，达到稳态，y 方向无净电荷流动
− q (−ε y ) = − qVx Bz
ε y = −Vx Bz
J x = nqVx
Jx Vx = nq
1 ∴ ε y = − J x Bz nq = ( RH ) n J x Bz ∝ J x Bz
B//ε，磁阻变化小，不产生VH
横向磁阻效应：
B⊥ε，磁阻变化明显，产生VH
按机理分： 由于电阻率ρ变化引起的R变化 —物理磁阻效应 由于几何尺寸l/s的变化引起的 R变化 —几何磁阻效应
l ∵R = ρ ⋅ s
磁阻的大小：
∆R
或
R B − R0 = R0 R0
1 − 1
σB −σ0 ∆ρ ρ B − ρ 0 σ B σ 0 = = =− 1 ρ0 ρ0 σB σ0
1 ∴ RH = − qni
RH
(－)
1/T
(2) p型半导体
● 饱和区
p = N A >> n
1 RH = >0 qN A
● 过渡区 T↑, p-nb2↓ 但 p-nb2 >0，RH > 0
当 nb2=p 时， RH＝0
T↑↑， nb2>p，RH<0 但nb2↑，|RH|↑ 当
NA n= b −1
End !
Edited by Dr. J. Zhu
B p y 2 p x
( J p ) y = pq µ pε y
ε
+y方向
B 2 ( J p ) y = ( J p ) y + ( J ε ) y = pq µ pε y − pq µ pε x Bz p
《半导体物理学》【ch08】半导体表面与MIS 结构 教学课件
半导体表面与MIS 结构
导入
为了解决这一问题，人们对半导体表面，特别是硅一二氧化硅系统进行了广泛的研究工作。这方 面的研究成果使集成电路克服了性能不稳定的障碍，得到进一步的迅速发展，同时也发展了有关 半导体表面的理论。这些事实证明了实践推动理论的发展、理论又反过来指导实践这一辩证关系。 在半导体表面的研究工作中，有理想表面研究和实际表面研究两个方面。本章的讨论将侧重于实 际表面研究方面，包括表面态概念、表面电场效应、硅—二氧化硅系统性质、MISC指金属—绝 缘层一半导体）结构的电容一电压特性、表面电场对pn 结特性影响及其他有关表面效应等。
表面态
上述结论可推广到三维情形，可以证明在三维晶体中，仍是每个表面原子对应禁带中的一个表面能 级，这些表面能级组成表面能带。因单位面积上的原子数约为10 ¹5 cm-² ，故单位表面积上的表面 态数也具有相同的数量级。表面态的概念还可以从化学键方面来说明。以硅晶体为例，因晶格的表 面处突然终止，在表面的最外层的每个硅原子都将有一个未配对的电子，即有一个未饱和的键，这 个键称作悬挂键，与之对应的电子能态就是表面态。因每平方厘米表面约有10 ¹5个原子，故相应的 悬挂键数亦应为约10 ¹5个。表面态的存在是肖克莱等首先从实验上发现的，后来有人在超高真空中 对洁净硅表面进行测量’，证实表面态密度与上述理论结果相符。
表面电场效应
01 空间电荷层及表面势
可归钠为堆积、耗尽和反型三种情况，以下分别加以说明：
2 多数载流子耗尽状态
当金属与半导体间加正电压（指金属接 正）时， 表面势vs为正值，表面处能带 向下弯曲。这时越接近表面，费米能级 离价带顶越远，价带中的空穴浓度越低。 在靠近表面的一定区域内，价带顶位置 比费米能级低得多，根据玻耳兹曼分布， 表面处空穴浓度将较体内空穴浓度低得 多，表面层的负电荷基本上等于电离受 主杂质浓度。表面层的这种状态称作耗 尽。
半导体物理学_第七版_刘恩科编著chap8
§8.3 MIS结构的C-V特性
Capacitance-voltage Characteristics of MIS Structure
1 1 1 C C o Cs
Co
Cs
C 1 归一化电容 Co 1 Co Cs
1、理想C-V特性
qVs rs 0 2 k0T e 积累区Cs 2 LD 平带点C rs 0 1 n p 0 FBs LD p p0 rs 0 耗尽区 C s xd rs 0 ns 强反型区Cs p 2 L p0 D
第八章 半导体表面与MIS结构
Semiconductor surface and metal-insulatorsemiconductor structure
8.1 表面态
晶体自由表面的存在使其周期场在表面 处发生中断，同样也应引起附加能级。 这种能级称作达姆表面能级。 悬挂键所对应的电子能态就是表面态
n p0 p p0
n p0 p p0
e
qVs 2 k0T
所以
qVs n p 0 2 k0T 2k0T 2k0T e ns Es qLD p p0 rs 0 qVs 2k0T rs 0 n p 0 2 k0T Q e 2 k T n s 0 rs 0 s qLD p p0 rs 0 ns Cs 2 L p p0 D 4 k T N 0 rs 0 A x x ln d dm 2 q N n A i
Ec 0 qV x E F
n p0e
qV x k0T
4
x qV x qV k T k T 则 x q p p 0 e 0 1 n p 0 e 0 1 5
半导体物理学第八章
理想MOS结构的能带图
热平衡情形能带结构： 1）三种材料接触构成MOS结构，在热平衡情况下Ef = 常数，正如schottky接触或P-N结二极管。 2）通过SiO2的电流为0，因此，MOS结构由靠自身结 构首先由非平衡达到平衡的过程将非常漫长，或者需 要通过辅助的导电路径，实现热平衡。 理想MOS的平衡能带图 对于MOS结构，重要的 是了解不同偏置电压下的 能带结构和电荷分布情形
(4)
实际MOS结构及其C-V特性
★ MOS结构的微分电容 ♦ 栅压-- VG= VOX+ VS , ♦ 当不考虑表面态电荷,半导体的总电荷 面密度-- QS = QSC = - QG ♦ MOS结构的微分电容— C dQG/dVG
1 dVG dVOX dVS C dQG dQG dQG
VS 0
2 rs 0 LD
♦ 德拜长度
2 rs 0 kT LD e2 N A
对半导体表面空间电荷区电容的小结: ♦ 表面积累, CSC很大
♦ 表面耗尽
CSC
rs 0
d
♦ 表面反型, CSC很大
♦ 表面平带
CSC CFBS
2 rs 0 LD
理想MOS结构
金属-氧化物(SiO2)-半导体(Si) （MOS）结构是 主流半导体器件CMOS的重要组成部分， 典型 的结构如Al/SiO2/p-Si， 其基本的能带结构参数如下图所示。
d
2 rs 0 VS eN A
QSC eN Ad
Csc
rs 0
d
图8-7
③表面反型(强反型): ♦当VS =2VB 耗尽层宽度达到最大
4 rs 0 d dM VB eN A
半导体物理--第八章 半导体的光电性质及光电效应
（c）如果同时存在多数载流子陷阱，多数载流 子陷阱有降低定态光电导的灵敏度的作用。 （3）复合中心和少数载流子陷阱的综合作用 对光电导的影响。 实际半导体中如果同时存在复合中心和少数载流子 陷阱，会增加定态光电导的灵敏度。
定态光电导与光强的关系，存在两种情况：
n＝1， s I s I n＝0.5， s I
（3）杂质吸收
杂质能级上的电子(或空穴)吸收光子跃迁到导带 (或价带)能级中，称为杂质吸收。 所以吸收的长波限为： h c ＝E i
0
（4）晶格吸收 光子能量直接转换为晶格振动能。
第八章 半导体的光电性质及光电效应
• 8.1 半导体的光学常数 • 8.2 半导体的光吸收 • 8.3 半导体的光电导
k k
E＝E －E h
跃迁前后动量改变为：
hk＝hk hq k k q
二. 其他吸收过程 （1）激子吸收 电子和空穴互相束缚形成 一个新的电中性系统。 特点： * h E g * 激子是电中性的。 * 激子能在晶体中运动。 * 激子消失形式：分离；复合
（2）自由载流子吸收 电子在导带中不同能级间的跃迁，或空穴 在价带中不同能级间的跃迁。
hk＋光子动量 hq＝hk
通常， h h a 光子的动量比 hq 小得多，所以
E h＝E hk hq＝hk
（1）直接跃迁
一个电子只吸收 一个光子，不与 晶格交换能量。
跃迁前后能量改变为：
E＝E －E h
跃迁前后动量没有改变：
hk hk
（2）间接跃迁
跃迁前后能量改变为：
（2）复合中心和多数载流子陷阱的综合作用 对光电导的影响。 （a）如果同时存在多数载流子陷阱，陷阱效应对 半导体光电导的弛豫时间有决定性的影响，延长 了光电导的上升和下降的弛豫时间，并且可使两 者很不相同。
定态光电导与光强的关系，存在两种情况：
n＝1， s I s I n＝0.5， s I
（3）杂质吸收
杂质能级上的电子(或空穴)吸收光子跃迁到导带 (或价带)能级中，称为杂质吸收。 所以吸收的长波限为： h c ＝E i
0
（4）晶格吸收 光子能量直接转换为晶格振动能。
第八章 半导体的光电性质及光电效应
• 8.1 半导体的光学常数 • 8.2 半导体的光吸收 • 8.3 半导体的光电导
k k
E＝E －E h
跃迁前后动量改变为：
hk＝hk hq k k q
二. 其他吸收过程 （1）激子吸收 电子和空穴互相束缚形成 一个新的电中性系统。 特点： * h E g * 激子是电中性的。 * 激子能在晶体中运动。 * 激子消失形式：分离；复合
（2）自由载流子吸收 电子在导带中不同能级间的跃迁，或空穴 在价带中不同能级间的跃迁。
hk＋光子动量 hq＝hk
通常， h h a 光子的动量比 hq 小得多，所以
E h＝E hk hq＝hk
（1）直接跃迁
一个电子只吸收 一个光子，不与 晶格交换能量。
跃迁前后能量改变为：
E＝E －E h
跃迁前后动量没有改变：
hk hk
（2）间接跃迁
跃迁前后能量改变为：
（2）复合中心和多数载流子陷阱的综合作用 对光电导的影响。 （a）如果同时存在多数载流子陷阱，陷阱效应对 半导体光电导的弛豫时间有决定性的影响，延长 了光电导的上升和下降的弛豫时间，并且可使两 者很不相同。
尼曼 半导体物理及器件第八章
pnxnpn0expekV Ta
np
n p0
Ln
pn
Lp
p n0 n p0
Ln
np
Lp p n0
pn
x p x0 x n
x p x0 x n
（5）理想pn结电流
• 第四个假设
– pn结电流为空穴电流和电子电流之和 – 空间电荷区内电子电流和空穴电流为定值
因此，耗尽区靠近n型区一侧边界处空穴的扩散电流密度为：
Jn xp eDndndpxx
xxp
利用少子分布公式，上式简化为：
Jn xp eD L nn np0 exp e kV T a 1
pn结正偏，上述电子电流密度也是沿着x轴正方向。
若假设电子电流和空穴电流在通过pn结耗尽区时保持不变，则 流过pn结的总电流为：
J J p x n J n x p e D L p p p n 0 e D L n n n p 0 e x p e k V T a 1
pn
pn0
expekVTa
正偏pn结耗尽区 边界处少数载流 子浓度的变化情 况
反偏pn结耗尽 区边界处少数 载流子浓度的 变化情况
例8.1
（4）少数载流子分布
假设：中性区内电场为0 无产生，稳态pn结，长pn结
0
0
0
D n 2x 2n n E x n g n n 0 tn
双极输运方程可以简化为：
高等半导体物理 与器件
第八章 pn结二极管
本章内容
• pn结电流 • 产生-复合电流和大注入 • pn结的小信号模型
8.1 pn结电流
（1）pn结内电荷流动的定性描述
• pn 结加正偏Va，Va基本上全降落在耗尽区的势垒上
《半导体物理》胡礼中第八章 半导体表面
第八章半导体表面表面性质对半导体中的各种物理过程有着重要影响，因此对许多半导体器件的性能起着重要作用，特别是对薄层结构器件的性能甚至起着决定性的作用。
§8-1 表面态与表面空间电荷区1. 表面态：在半导体表面，晶体结构的周期性遭破坏，在禁带中形成局域状态的能级分布，这些状态称为表面态；当半导体表面与其周围媒质接触时，会吸附和沾污其他杂质，也可形成表面态；另外,表面上的化学反应形成氧化层等也是表面态的形成原因。
2．施主型表面态、受主型表面态和复合中心型表面态：当表面态起施主作用时称施主型表面态，起受主作用时称受主型表面态，起复合中心作用时则称复合中心型表面态。
3．表面电荷和表面空间电荷区：半导体表面具有的施主型表面态，可能是中性的，也可能向导带提供电子后具有正电性，此时半导体表面带正电荷。
反之，如果表面态为受主型时，半导体表面则可能带负电荷。
这些电荷称表面电荷，一般用Q ss表示。
表面电荷Q ss与表面态密度N s及表面态能级E s上的电子分布函数有关。
在热平衡条件下，半导体整体是电中性的。
表面电荷Q ss的存在使表面附近形成电场，从而导致表面附近的可动电荷重新分布，形成空间电荷Q sp，其数量与表面电荷相等，但带电符号相反，即有Q sp=-Q ss，以保持电中性条件。
表面空间电荷存在的区域称表面空间电荷区。
在半导体中，由于自由载流子的密度较小（和金属比），因此空间电荷区的宽度一般较大。
如：对表面能级密度为1011cm-2﹑载流子密度为1015cm-3的Ge，其空间电荷区的宽度约为10-4cm。
而对本征Ge，n i约为1013cm-3，其空间电荷区的宽度可达0.1cm。
半导体表面空间电荷区的存在，将使表面层的能带发生弯曲。
下面以具有受主型表面态能级E as的n型半导体为例，分析表面空间电荷区的形成。
如图8.1a所示，当电子占据受主型表面能级时，半导体表面产生负表面电荷，而在表面附近由于缺少电子而产生正表面空间电荷，从而在空间电荷区V表产生指向半导体表面的电场，引起表面区附近的能带向上弯曲。
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G、S、D均加正电 位，衬底加VB<0。
半导体器件物理
© Dr. B. Li
写入原理
G、S、D均加正电位，衬底加VB<0，衬底n＋p结正偏压， 电子从n＋型衬底注入p型外延层SiO2浮栅存储。
注：S、D加正电位，一方面有利于衬底n＋p型正偏压，另一方面 可在沟道位置形成耗尽层，存在强电场，有利于电子进入浮栅。
第八章 非挥发存储器
半导体器件物理
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挥发性存储器
MOS存储器
双极型存储器
非挥发性存储器
半导体器件物理
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➢ 不挥发（非易失）：存入的信号电荷泄漏小，能长 久保存。
➢ 不挥发存储器结构分类： 浮栅结构 浮栅结构（雪崩注入式）(FAMOSFET） 叠栅结构 雪崩注入式(SAMOSFET) 沟道注入式（SIMOSFET） 正向注入式 双介质结构（MIOSFET）
读出
VT为正（+VG才能使p-Si形成反型层）。存入Q后（电子）， 所需VT；无Q时， VT低。加适当VR，可判断“1”和“0”
状态。
清除
利用漏（或源）结雪崩击穿向浮栅注入空穴（与电子中和）；
也可将浮栅的电子发射到漏（或源区）。（效果较差）
3. 叠栅沟道注入结构（SIMOS）
写入
加+VG形成沟道。加大+VD，使沟道电场强度增强，形成 热电子，热电子越过势垒进入SiO2，再进入浮栅存贮。 注：电子进入浮栅后，浮栅电位，当与沟道等电位时，注
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3. 电荷的擦除方法
紫外线辐照，电子获及能量，经SiO2进入衬底（紫外 线光子能量4.9eV, 多晶硅－SiO2势垒高 4.3eV）。
X射线辐照， SiO2中产生电子－空穴对，其中空穴进入 浮栅与电子中和（x射线能量> SiO2的Eg（8eV)。
(注：存入电子后，相当于加上负栅压，浮栅电位比半导体内低）
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读出原理 加-VG才能形成沟道（反型层），即阈值电压为负。 当存入电子后（负电荷），即需 VT 。若加一定 VDS和选择适当VR，则可区分“1”和“0”状态。
电荷的清除 加+ VG，使电子从控制极流出（而此时从衬底隧穿进
入浮栅的电子极少）。
或：加- VG，使电子隧穿进入衬底（效果较差）。
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2.读出原理
1状态：浮栅存入电子后，相当于加上负栅压，可以 形成沟道。因此，ID随VDS的增加而增加。
ห้องสมุดไป่ตู้
0状态：浮栅无电子存入时，不形成沟道，ID＝0， 只有当VDS较大时，横向p+ np+晶体管起作用，才有 小电流。
可见，加上适当的读出电压，则可区分1和0的状态。
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14.1浮栅结构
一、（基本型）浮栅雪崩注入MOSFET（FAMOS）
1.写入（存入电荷）原理
加大的VDS，使漏结区耗尽层表面处雪崩击穿，产生电子－ 空穴对。浮栅相对漏区为正电位，故电子越过SiO2-Si界面 势垒，通过SiO2进入浮栅存贮。
存入电荷泄漏的原因：F-N隧穿效应。
关系。
外加电压一定，开始
Q很小，E1基本不变， 使J1基本不变，故Q 随t而；当Q增大到
E1时， J1 ，使Q(t) 变缓慢。
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VT随VG、VD的变化
➢+VGE1 J1 Q VT ; ➢但当Q 致使E1 时， E2明显 J2 Q VT ．
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二、叠栅结构 1. 叠栅雪崩注入结构 a）（基本的）叠栅雪崩注入MOSFET（SAMOS）
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写入原理 利用漏结雪崩击穿向浮栅注入电子，表面栅加+VG以 牵引电子。
存贮电荷量随时间的变化
t
Q(t) [J1(E1)J2(E2)dt
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b）双结型叠栅雪崩注入结构 写入原理
利用漏结（p+n)雪崩击穿向浮栅注入电子（加＋VG 牵引）。
读出原理（与(a)相同）
清除原理
利用源区域n＋p结雪崩击穿向浮栅注入空穴（以中 和电子）。（此时加-VG，源区加-Vs）
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2、叠栅正向注入结构 利用衬底n＋p结正向注入
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➢ 结构的本质及基本原理 结构本质：增强型绝缘栅FET 基本原理：将电荷存入栅介质，使阈值电压变化， 实现写0和1状态。
➢ 基本特性及要求 电荷的存贮特性（写入能量低、电荷积累多、速度
快、效率高）。 电荷保持特性（长时间不泄漏）。 耐久性（反复写擦，特性不退化）。 电荷擦除特性（能量低，最好用电方法擦除）。
0
➢当J1>J2（E1>E2)，则Q(t)增加。
➢E1>E2，即要求2> 1。（高斯定理D1=D2，1E1＝ 2E2)
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• 电流传输机构 SiO2、Al2O3属F-N隧穿机构。 Si3N4属F-P发射机构。
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存充入电电电荷 荷后 、阈 阈V值 值T电电压压CQ2变变化化d的22VQ变T和化充量对电电V子电T电流荷与为充负电。时间
入停止； +VG ，注入速率。 读出
加+VG形成沟道。当浮栅存入电子后，所需阈值电压，加
适当VR，可判断“1”和“0”状态。 清除方法
a)漏（或源）结反偏，雪崩击穿，使空穴进入浮栅与电子中和。
b)将浮栅的电子发射到漏（或源）区（隧穿效应）。
实际用于构成EAROM（电可改写编程的只读存储器）
a)浮栅仅部分覆盖沟道区
目的：防止过擦除时，因浮栅荷正电荷而出现反型层，破 坏增强型工作；部分覆盖时，即使过擦除而出现反型层， 但对G极而言仍属增强型）。
b)沟道区呈漏斗状
目的：使在漏端附近区域的电子流密度，有利于的浮栅 注入。
c)在沟道区外的源区有一个用于擦除的小覆盖区（浮栅和控 制栅均覆盖），且其相应SiO2层很薄。
目的：清除时，加适当VDS,可使电子从浮栅发射进入源区。
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14.2双介质不挥发存储器 （MIOSFET）
一、基本原理 写入
使漏（或源）结反偏压，表面雪崩击穿。雪崩电流使衬底电 阻率，电位，当电位降至与漏或源区同电位时，电子隧穿 SiO2Si3N4，在SiO2- Si3N4界面及Si3N4体内的陷阱存储。 （当G极加正偏压时，有利于表面雪崩击穿及牵引电子注入。 也可用隧穿效应，使电子从衬底隧穿进入SiO2Si3N4，但效 果较差（隧穿效率较低）。
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写入原理
G、S、D均加正电位，衬底加VB<0，衬底n＋p结正偏压， 电子从n＋型衬底注入p型外延层SiO2浮栅存储。
注：S、D加正电位，一方面有利于衬底n＋p型正偏压，另一方面 可在沟道位置形成耗尽层，存在强电场，有利于电子进入浮栅。
第八章 非挥发存储器
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挥发性存储器
MOS存储器
双极型存储器
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➢ 不挥发（非易失）：存入的信号电荷泄漏小，能长 久保存。
➢ 不挥发存储器结构分类： 浮栅结构 浮栅结构（雪崩注入式）(FAMOSFET） 叠栅结构 雪崩注入式(SAMOSFET) 沟道注入式（SIMOSFET） 正向注入式 双介质结构（MIOSFET）
读出
VT为正（+VG才能使p-Si形成反型层）。存入Q后（电子）， 所需VT；无Q时， VT低。加适当VR，可判断“1”和“0”
状态。
清除
利用漏（或源）结雪崩击穿向浮栅注入空穴（与电子中和）；
也可将浮栅的电子发射到漏（或源区）。（效果较差）
3. 叠栅沟道注入结构（SIMOS）
写入
加+VG形成沟道。加大+VD，使沟道电场强度增强，形成 热电子，热电子越过势垒进入SiO2，再进入浮栅存贮。 注：电子进入浮栅后，浮栅电位，当与沟道等电位时，注
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3. 电荷的擦除方法
紫外线辐照，电子获及能量，经SiO2进入衬底（紫外 线光子能量4.9eV, 多晶硅－SiO2势垒高 4.3eV）。
X射线辐照， SiO2中产生电子－空穴对，其中空穴进入 浮栅与电子中和（x射线能量> SiO2的Eg（8eV)。
(注：存入电子后，相当于加上负栅压，浮栅电位比半导体内低）
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读出原理 加-VG才能形成沟道（反型层），即阈值电压为负。 当存入电子后（负电荷），即需 VT 。若加一定 VDS和选择适当VR，则可区分“1”和“0”状态。
电荷的清除 加+ VG，使电子从控制极流出（而此时从衬底隧穿进
入浮栅的电子极少）。
或：加- VG，使电子隧穿进入衬底（效果较差）。
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2.读出原理
1状态：浮栅存入电子后，相当于加上负栅压，可以 形成沟道。因此，ID随VDS的增加而增加。
ห้องสมุดไป่ตู้
0状态：浮栅无电子存入时，不形成沟道，ID＝0， 只有当VDS较大时，横向p+ np+晶体管起作用，才有 小电流。
可见，加上适当的读出电压，则可区分1和0的状态。
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14.1浮栅结构
一、（基本型）浮栅雪崩注入MOSFET（FAMOS）
1.写入（存入电荷）原理
加大的VDS，使漏结区耗尽层表面处雪崩击穿，产生电子－ 空穴对。浮栅相对漏区为正电位，故电子越过SiO2-Si界面 势垒，通过SiO2进入浮栅存贮。
存入电荷泄漏的原因：F-N隧穿效应。
关系。
外加电压一定，开始
Q很小，E1基本不变， 使J1基本不变，故Q 随t而；当Q增大到
E1时， J1 ，使Q(t) 变缓慢。
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VT随VG、VD的变化
➢+VGE1 J1 Q VT ; ➢但当Q 致使E1 时， E2明显 J2 Q VT ．
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二、叠栅结构 1. 叠栅雪崩注入结构 a）（基本的）叠栅雪崩注入MOSFET（SAMOS）
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写入原理 利用漏结雪崩击穿向浮栅注入电子，表面栅加+VG以 牵引电子。
存贮电荷量随时间的变化
t
Q(t) [J1(E1)J2(E2)dt
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b）双结型叠栅雪崩注入结构 写入原理
利用漏结（p+n)雪崩击穿向浮栅注入电子（加＋VG 牵引）。
读出原理（与(a)相同）
清除原理
利用源区域n＋p结雪崩击穿向浮栅注入空穴（以中 和电子）。（此时加-VG，源区加-Vs）
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2、叠栅正向注入结构 利用衬底n＋p结正向注入
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➢ 结构的本质及基本原理 结构本质：增强型绝缘栅FET 基本原理：将电荷存入栅介质，使阈值电压变化， 实现写0和1状态。
➢ 基本特性及要求 电荷的存贮特性（写入能量低、电荷积累多、速度
快、效率高）。 电荷保持特性（长时间不泄漏）。 耐久性（反复写擦，特性不退化）。 电荷擦除特性（能量低，最好用电方法擦除）。
0
➢当J1>J2（E1>E2)，则Q(t)增加。
➢E1>E2，即要求2> 1。（高斯定理D1=D2，1E1＝ 2E2)
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• 电流传输机构 SiO2、Al2O3属F-N隧穿机构。 Si3N4属F-P发射机构。
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存充入电电电荷 荷后 、阈 阈V值 值T电电压压CQ2变变化化d的22VQ变T和化充量对电电V子电T电流荷与为充负电。时间
入停止； +VG ，注入速率。 读出
加+VG形成沟道。当浮栅存入电子后，所需阈值电压，加
适当VR，可判断“1”和“0”状态。 清除方法
a)漏（或源）结反偏，雪崩击穿，使空穴进入浮栅与电子中和。
b)将浮栅的电子发射到漏（或源）区（隧穿效应）。
实际用于构成EAROM（电可改写编程的只读存储器）
a)浮栅仅部分覆盖沟道区
目的：防止过擦除时，因浮栅荷正电荷而出现反型层，破 坏增强型工作；部分覆盖时，即使过擦除而出现反型层， 但对G极而言仍属增强型）。
b)沟道区呈漏斗状
目的：使在漏端附近区域的电子流密度，有利于的浮栅 注入。
c)在沟道区外的源区有一个用于擦除的小覆盖区（浮栅和控 制栅均覆盖），且其相应SiO2层很薄。
目的：清除时，加适当VDS,可使电子从浮栅发射进入源区。
半导体器件物理
© Dr. B. Li
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14.2双介质不挥发存储器 （MIOSFET）
一、基本原理 写入
使漏（或源）结反偏压，表面雪崩击穿。雪崩电流使衬底电 阻率，电位，当电位降至与漏或源区同电位时，电子隧穿 SiO2Si3N4，在SiO2- Si3N4界面及Si3N4体内的陷阱存储。 （当G极加正偏压时，有利于表面雪崩击穿及牵引电子注入。 也可用隧穿效应，使电子从衬底隧穿进入SiO2Si3N4，但效 果较差（隧穿效率较低）。