第五章 中央处理器(二)

5.6 硬布线控制器
2.CPU与主存同步工作。 3.每条指令由两个机器周期构成(取指令周期 FETCH和执行周期EXE)；每个机器周期含3个 等长节拍( W0、W1、和W2 )；每节拍含2个 脉冲( Ф0和Ф1 )。 4.设时序设计已完成： 对主存访问的信号RD、WE采用节拍控制；对 普通寄存器的输入开门信号采用工作脉冲控 制；对累加器的输入采用节拍控制；一个机 器周期内不允许安排两个访问主存的操作。
主存 储器 M
C3 ( RD ) C4 ( WE ) DR C7
AR
C8 PC C9 C10
IR
C0 C1
模型机功能框图
( AC )=0
组合逻辑 控制器
… …
C11
微操作控制信号 结果反馈信息C1 指令 译码器
B1 Bj I1
5.6 硬布线控制器
……
Cn
组合逻辑 线路(网络 ) N
IR 指令寄存器
RD M
（AC）+/∧ （DR）→AC
（AC）=0
Y DR（ADR） →PC
N
WE M
( AC )=0
C0 ( ADD ) C1 ( AND ) C2 ( COM )
F
5.6 硬布线控制器
ALU
AC
C5 C6 C11
主存 储器 M
C3 ( RD ) C4 ( WE ) DR C7
AR
C8 PC C9 C10
一、同步控制方式 • 又叫统一控制方式。 • 在程序运行时，任何指令的执行或指 令中每个微操作的执行都受事先确定 的时序信号所控制—— 每个时序信号的结束就意味着一个 微操作或一条指令已完成，随即开始 执行后续微操作或进入下一条指令。
5.3 时序产生器和控制方式
• 同步控制中又有三种具体做法—— 第一种同步控制方式： 采用完全统一的机器周期(或节拍) 执行各种不同的指令。 特点：简单易实现；不利于计算机 发挥高速运算的潜能。 第二种同步控制方式： 采用不定长机器周期。实际是把大 多数机器周期做成固定长度(如4个节 拍)，少数(在4个节拍中)安排不下的 操作序列做成加长机器周期。
W2
Ф0 Ф1
Ф0 Ф1 Ф0 Ф1
Ф0 Ф1 Ф0 Ф1
(PC)→AR
DR(ADR)→AR RD M RD M (PC)+1→PC (DR)→IR
(DR)→AC
FETCH
EXE
LDA X
( 2 )STA X
W0 W1 W2
( 3 )ADD X ( 4 )AND X
W0
Ф0 Ф1
5.6 硬布线控制器
W0 W1 W2
Ф0 Ф1 Ф0 Ф1 Ф0 Ф1
DR（ADR）→PC
DR（ADR）→PC
EXE
当（AC）=0 EXE
5.6 硬布线控制器
W0
W1
W2
Ф1
( 7 )COM
Ф0
Ф1 Ф0 Ф1 Ф0
（AC）→AC
EXE
1.画出指令流程图 2.画出控制操作时序图 3.进行微操作综合 • 分析以上全部时序图，找出每一种微 操作出现的全部条件，进而列出每个 微操作控制信号产生的逻辑式，化简 。 •模型机微操作综合结果如下：
5.3 时序产生器和控制方式
二、异步控制方式 • 又叫做“分散控制方式”。 • 要点：按需分配-每条指令、每个微操作需要多少时间就 占用多少时间。 • 采用“请求-响应”或“询问-应答”这 种联络信号（Handshake）建立时序 关系。 • 所形成的微操作序列没有固定的周期 节拍和严格统一的时钟同步。 • 例：CPU送数据给外设。
5.6 硬布线控制器
三、组合逻辑控制器的具体设计步骤 1.画出指令流程图 2.画出控制操作时序图 3.进行微操作综合 4.画出实现电路 5.电路制作
5.6 硬布线控制器
1.画出指令流程图 • 把每条指令分解成若干个微操作，依 序作出体现每个微操作的各条指令的 流程图。 • 模型机指令流程图如下：
5.6 硬布线控制器
C0：( DR )+( AC )→AC=ADD∙EXE∙W2 C1： ( DR )∧( AC) →AC=AND∙EXE∙W2 C2：( AC )→AC=COM∙EXE∙W1 C3： RDM=FETCH∙W1+LDA∙EXE∙W1+ADD∙EXE ∙W1+AND∙EXE∙W1=W1∙ [FETCH+EXE∙( ADD+AND+LDA )] C4：WE M=STA∙EXE∙W2 C5：( AC )→DR=STA∙EXE∙W1∙Ф1 C6： ( DR )→AC=LDA∙EXE∙W2
二、该机有关假定 1.共有七条指令，格式统一。其内容（即 指令系统）为：
助记符 LDA X STA X ADD X AND X JMP X JMPZ X COM 操作描述 ( X )→AC；把存储单元内容送到累 加器。 ( AC )→X； ( AC )+( X )→AC；补码加法。 ( AC )∧( X )→AC；逻辑与。 X→PC；无条件转移。 若( AC )=0，则 X →PC；条件转移。 ( AC )→AC；累加器内容取反。
( AC )=0
C0 ( ADD ) C1 ( AND ) C2 ( COM )
F
5.6 硬布线控制器
ALU
AC
C5 C6 C11
主存 储器 M
C3 ( RD ) C4 ( WE ) DR C7
AR
C8 PC C9 C10
IR
C0 C1
模型机功能框图
( AC )=0
组合逻辑 控制器
… …
C11
5.6 硬布线控制器
W1
W2
Ф0 Ф1 Ф0 Ф1 Ф0 Ф1
Ф0 Ф1 Ф0 Ф1
DR（ADR）→AR （AC）→DR WE M
DR（ADR）→AR RD M
（AC）+（DR）→AC （AC）∧（DR）→AC
EXE
STA X
EXE
( 5 )JMP X
W0 W1 W2
Ф0 Ф1 Ф0 Ф1 Ф0 Ф1
( 6 )JMPZ X
三级和二级时序信号示意图
5.3 时序产生器和控制方式
5.3.2 时序信号产生器(P.169/P.142~143 图5.17、5.18略) 5.3.3 控制方式 • “控制方式”的含义： 形成控制不同微操作序列的时序控 制信号，可以有不同的方法，叫做控 制器的控制方式。一般有三种方式。
5.3 时序产生器和控制方式
启动 停止 时钟 复位
硬布线控制器结构方框图 (教材P.184图5.31/新P.155图5.28 )
…
Im M1 … Mi T1 … Tk
…
节拍电位/节拍 脉冲发生器
5.6 硬布线控制器
• 课后可作5-3： • 在上例中增加一条减法指令SUB X： ( AC )－( X ) →AC；请按组合逻辑控 制器设计过程画出该指令的指令流程 图、微操作控制时序图，并指出原来 的微操作逻辑式应做哪些修改。
…
Im M1 … Mi T1 … Tk
…
节拍电位/节拍 脉冲发生器
5.6 硬布线控制器
5.6.2 组合逻辑控制器设计实例(方法) 一、模型机（假想机）的功能框图 • DR——主存数据缓冲寄存器； DR(OP)、DR(ADR) • AR——主存地址寄存器； • PC——程序计数器； • IR——指令寄存器； • ALU——算术/逻辑运算单元； • AC——累加寄存器； • F——状态寄存器。
5.3 时序产生器和控制方式
第三种同步控制方式： 即通常所谓中央控制和局部控制相结合 的方法。 “中央控制”的含义（大部分指令） ； “局部控制”的含义（余下的少数复 杂指令）。
5.3 时序产生器和控制方式
• 同步控制方式的几点注意事项： ( 1 )共同点： “事先确定”。（内涵） ( 2 )不同点： 控制实现的难易程度及时间的浪费 程度； ( 3 )前面所讨论多级时序关系的层次均 针对同步控制方式而言。
IR
C0 C1
模型机功能框图
( AC )=0
组合逻辑 控制器
… …
C11
5.6 硬布线控制器
1.画出指令流程图
2.画出控制操作时序图 • 把流程图中的各个微操作合理地安排 到指令周期各相应的机器周期的相应 节拍或脉冲里去。
5.6 硬布线控制器
( 1 )指令 LDA X
W0
Ф0 Ф1
W1
W2
W0
W1
5.3 时序产生器和控制方式
二、计算机中时序信号的体制 1.计算机中的时序信号通常采用“电位— 脉冲”制 • 是由计算机中所使用的逻辑器件的特性 决定的。 门电路和触发器 •经常使用的概念： 节拍、节拍电位、节拍脉冲。 对应 对应 “电位” “脉冲”
5.3 时序产生器和控制方式
2.三级时序系统和二级时序系统 —计算机中时序系统的实际使用形式 •三级时序系统： 对应“机器周期”
大部分微操作安排在固定的机器周期中，用同 步方法来控制；少部分时间难以确定的微操 作则以执行该操作的部件送回的应答信号表 示该微操作的结束。 一般在CPU内部或其他设备内部采用同步控制 ；而系统总线所连接的各种设备，其工作速 度差异较大，采用异步控制。 • 联合控制方式是最常使用的控制器的控制方 式。 • 同一台计算机内采用联合控制方式就要解决 同步和异步时序的衔接问题。
5.3 时序产生器和控制方式
• 异步控制方式的特点： 时间紧凑，按需分配；实现异步应答所 需的控制比较复杂； • 没有集中的时序信号产生及控制部件 ，联络信号的形成电路分散在各功能 部件中。（所以也叫分散控制） 三、联合控制方式 • 是实用中所采取的对前两种方式相结 合的策略。 • 具体做法：
5.3 时序产生器和控制方式