西工大_数电实验_第四次实验_实验报告
西工大数电实验报告
计数器及其应用班级:10031101班 学号:2011302645 姓名: 王康同组成员:肖辉(2011302647)一、 实验目的1. 熟悉常用中规模计数器的逻辑功能。
2. 掌握二进制计数器和十进制计数器的工作原理和使用方法。
3. 运用集成计数器构成1/N 分频器。
二、 实验设备数字电路试验箱、函数信号发生器、数字双踪示波器、74LS90三、 实验原理计数是一种最简单基本运算,计数器在数字系统中主要是对脉冲的个数进行计数,以实现测量、计数和控制的功能,同时兼有分频功能。
计数器按计数进制有:二进制计数器,十进制计数器和任意进制计数器;按计数单元中触发器所接收计数脉冲和翻转顺序分有:异步计数器,同步计数器;按计数功能分有:加法计数器,减法计数器,可逆(双向)计数器等。
目前,TTL 和CMOS 电路中计数器的种类很多,大多数都具有清零和预置功能,使用者根据器件手册就能正确地运用这些器件。
实验中用到异步清零二-五-十进制异步计数器74LS90。
74LS90是一块二-五-十进制异步计数器,外形为双列直插,引脚排列如图(1)所示,逻辑符号如图(2)所示,图中的NC 表示此脚为空脚,不接线,它由四个主从JK 触发器和一些附加门电路组成,其中一个触发器构成一位二进制计数器;另三个触发器构成异步五进制计数器。
在74LS90计数器电路中,设有专用置“0”端)1(0R 、)2(0R 和置“9”端)1(9S 、)2(9S 。
其中)1(0R 、)2(0R 为两个异步清零端,)1(9S 、)2(9S 为两个异步置9端,CP1、CP2为两个时钟输入端,Q0~Q3为计数输出端,74LS90的功能表见表(1),由此可知:当R1=R2=S1=S2=0时,时钟从CP1引入,Q0输出为二进制;时钟从CP2引入,Q3输出为五进制;时钟从CP1引入,而Q0接CP2 ,即二进制的输出与五进制的输入相连,则Q3Q2Q1Q0输出为十进制(8421BCD码);时钟从CP2引入,而Q3接CP1 ,即五进制的输出与二进制的输入相连,则Q0Q1Q2Q3输出为十进制(5421BCD码)。
西工大第四次数据库实验报告
《数据库系统概论》实验报告题目:实验四存储过程/触发器/ODBC数据库编程姓名班级学号日期刘凯10031201 2012302606 2014.11一、实验内容、步骤以及结果1.使用系统存储过程(sp_rename)将视图“V_SPJ”更名为“V_SPJ_三建”。
sp_rename 'V_SPJ','V_SPJ_三建'2.存储过程的创建与使用:(1)使用SPJ数据库中的S表、P表、J表、SPJ表,创建一个带参数的存储过程—jsearch。
该存储过程的作用是:当任意输入一个工程代号时,将返回供应该工程零件的供应商的名称(SNAME)和零件的名称(PNAME)以及工程的名称(JNAME)。
执行jsearch存储过程,查询“J1”对应的信息。
CREATE PROCEDURE jsearch(@SPJ_JNO CHAR(10))ASBEGIN SELECT SNAME,PNAME,JNAMEFROM SPJ,S,P,JWHERE @SPJ_JNO=SPJ.JNO AND SPJ.JNO=J.JNO AND SPJ.PNO=P.PNO AND SPJ.SNO=S.SNO END;(2)创建一个带有输出游标参数的存储过程jsearch2,功能同1),执行jsearch2,查询“J1”对应信息,并且将得到的结果用print语句输出到控制台。
CREATE PROCEDURE jsearch2(@SPJ_JNO CHAR(10),@SPJ_CURSOR CURSOR VARYING OUTPUT)ASSET @SPJ_CURSOR = CURSORFORSELECT S.SNAME,P.PNAME,J.JNAMEFROM SPJ,S,P,JWHERE @SPJ_JNO=SPJ.JNO AND SPJ.JNO=J.JNO AND SPJ.PNO=P.PNO AND SPJ.SNO=S.SNO OPEN @SPJ_cursorjsearch 'J1'(3)使用SPJ数据库中的S表,为其创建一个加密的存储过程—jmsearch。
西工大模电实验报告记录
西工大模电实验报告记录————————————————————————————————作者:————————————————————————————————日期:模拟电子技术基础实验报告目录实验一单极共射放大电路实验二集成运算放大器的线性应用实验三多级负反馈放大电路实验四RC正弦波振荡器实验五方波发生器实验六有源滤波器综合设计实验用运算放大器组成万用表的设计实验一单极共射放大电路一、实验目的1、掌握用MultiSim仿真软件分析单级放大器主要性能指标的方法。
2、掌握晶体管放大器静态工作点的调试和调整方法,观察静态工作点对放大器输出波形的影响。
3、测量放大器的放大倍数、输入电阻和输出电阻。
4、掌握用MultiSim仿真软件分析单级放大器的频率特性的方法。
5、测量放大器的幅频特性。
二、实验原理及结果如图所示:1.静态工作点的调整和测量(1) 输入端加入1KHz 、幅度为50mV 的正弦波,如图所示。
当按照上述要求搭接好电路后,用示波器观察输出。
静态工作点具体调整步骤如下: 现象 出现截止失真 出现饱和失真 两种失真都出现 无失真 动作 减小W R增大W R减小输入信号加大输入信号根据示波器上观察到的现象,做出不同的调整动作,反复进行,使示波器所显示的输出波形达到最大不失真。
(2) 撤掉信号发生器,使输入信号电压0i V ,用万用表测量三极管的三个极分别对地的电压,,,,,E B C CEQ CQ V V V V I ,根据EQ EQ EV I R =算出CQ EQ I I =.将测量值记录于下表,并与估算值进行比较。
理论估算值实际测量值B VC VE VCE VC IB VC VE VCE VC I2.913v7.976v2.213v5.763v2.012mA2.881V8.069V2.173V5.912V1.964mA2.电压放大倍数的测量(1)输入信号为1kHz 、幅度为50mV 的正弦信号,输出端开路时,示波器分别测出i V ,o V 的大小,然后算出电压放大倍数。
西工大数字逻辑电路实验4
实验4 译码器及其应用
一、实验目的
1.掌握中规模集成译码器的逻辑功能和使用方法;
2.熟悉掌握集成译码器74LS138的应用;
3.掌握集成译码器的扩展方法。
二、实验设备
1.数字电路实验箱
2.集成电路: 74LS20
3、集成电路: 74LS138
三、实验内容
1.74LS138译码器逻辑功能的测试;
2、利用3-8译码器74LS138和与非门74LS20实现函数:
3.用两片74LS138组成4-16线译码器;
四、实验结果
1.74LS138译码器逻辑功能的测试;
2.利用3-8译码器74LS138和与非门74LS20实现函数:
3.用两片74LS138组成4-16线译码器;
五、心得体会
通过这次试验我更加深刻的学习了译码器相关知识及其应用, 也比较系统的掌握了用Multisim进行仿真的方法。
exp__数电实验四
数电实验报告(报告类别:正常迟交补做其他)报告分:加减分:实验题目:三态输出触发器及锁存器扣分系数:成绩:姓名:学号:学院:理学院年级:实验目的:1.掌握三态输出触发器及锁存器的功能及使用方法2.学会三态输出触发器及锁存器构成的功能电路专业:电子信息科学与技术班号:联系电话:实验日期:2013/5/15友情提示:实验报告必须按时、按实验项目交给老师实验仪器及材料:a) 双踪示波器b) 器件CD4043 (三态输出四R-S触发器)一片74LS75 (四位D锁存器)一片三、实验内容1.锁存器功能及应用图4.1为74LS75四D锁存器,每两个D锁存器由一个锁存信号G控制,当G为高电平时,输出端Q随输入端D信号的状态变化,当G由高变为低时,Q锁存在G端由高变低前Q 的电平上。
(1)验证图4.1锁存器功能,并列出功能状态表。
验证电路图如下功能状态表G D Q Q’1 0 0 11 1 1 00 0 Qn Qn’0 1 Qn Qn’注: Qn 为G端由高变低前Q的电平上。
(2)用74LS75组成数据锁存器按图4.2接线,1D~4D接逻辑开关作为数据输入端,G1,2和G3,4接到一起作为锁存选通信号ST,1Q~4Q分别接到7段译码器的A-D端,数据输出由数码管显示。
设:逻辑电平H为“1”,L为“0”ST=1,输入0001,0011,0111,观察数码管显示。
ST=0,输入不同数据,观察输出变化。
图4.2 图4.3测试电路图如下:实验结果如下:当ST=1,输入0001、0011、0111时,数码管依次显示数字:1,3,7,这与前面的电平的相位是一致的。
当ST=0时,不论输入怎么变化,输出数码管没有变化。
2.三态输出触发器功能及应用4043为三态R-S触发器,其包含有4个R-S触发器单元,输出端均用CMOS传输门对输出状态施加控制。
当传输门截止时,电路输出呈“三态”,即高阻状态。
管脚排列见图4.3。
(1)三态输出R-S触发器功能测试验证R-S触发器功能,并列出功能表。
实验4_计时电路_西工大_数电实验
实验四一、实验要求顶层电路设计采用原理图输入方法,各电路模块可以采用原理图或硬件描述语言输入方法实现一个简易计时电路基本要求1:由四个数码管显示的计时电路,低两位按照20进制设计,高两位按照11进制设计。
附加要求1:该计时电路具有校准功能,可以按1Hz频率校准高两位的显示,可以按10Hz频率校准低两位的显示;附加要求2:高两位的进制可以任意设置。
(不需要从新编译电路)附加要求3:在计数到达某整点值时例如0300的时刻(该值可以根据老师的要求设置),4盏LED灯一起按照10Hz闪烁5秒钟。
二、实验过程1、数码显像管的计时电路的实现(1)创建一个新的Project。
(2)在新的project下创建一个新的VHDL file,在该file下编写VHDL语句。
代码如下:LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY A1 ISPORT(data_in:IN STD_LOGIC_VECTOR(3 DOWNTO 0);dis_out:OUT STD_LOGIC_VECTOR(6 DOWNTO 0));END A1;ARCHITECTURE NUMBER OF A1 ISBEGINPROCESS(data_in)BEGINCASE data_in ISWHEN"0000"=>dis_out<="1000000";WHEN"0001"=>dis_out<="1111001";WHEN"0010"=>dis_out<="0100100";WHEN"0011"=>dis_out<="0110000";WHEN"0100"=>dis_out<="0011001";WHEN"0101"=>dis_out<="0010010";WHEN"0110"=>dis_out<="0000010";WHEN"0111"=>dis_out<="1111000";WHEN"1000"=>dis_out<="0000000";WHEN others=>dis_out<="0010000";END CASE;END PROCESS;END NUMBER;(3)将VHDL语句编译成一个元器件,并存储。
数电实验实验报告
数字电路实验报告v1.0 可编辑可修改实验一 组合逻辑电路分析一.试验用集成电路引脚图74LS00集成电路 74LS20集成电路 四2输入与非门 双4输入与非门 二.实验内容 1.实验一X12.5 VA BCDU1A 74LS00NU2AU3A 74LS00N逻辑指示灯:灯亮表示“1”,灯灭表示“0”ABCD 按逻辑开关,“1”表示高电平,“0”表示低电平自拟表格并记录: A B C D Y A B C D Y 0 0 0 0 0 1 0 0 0 0 0 0 0 1 0 1 0 0 1 0 0 0 1 0 0 1 0 1 0 0 011111112.实验二密码锁的开锁条件是:拨对密码,钥匙插入锁眼将电源接通,当两个条件同时满足时,开锁信号为“1”,将锁打开。
否则,报警信号为“1”,则接通警铃。
试分析密码锁的密码ABCD 是什么ABCDABCD 接逻辑电平开关。
最简表达式为:X1=AB ’C ’D 密码为: 1001 表格为:v1.0 可编辑可修改三.实验体会:1.分析组合逻辑电路时,可以通过逻辑表达式,电路图和真值表之间的相互转换来到达实验所要求的目的。
2.这次试验比较简单,熟悉了一些简单的组合逻辑电路和芯片,和使用仿真软件来设计和构造逻辑电路来求解。
实验二组合逻辑实验(一)半加器和全加器一.实验目的1.熟悉用门电路设计组合电路的原理和方法步骤二.预习内容1.复习用门电路设计组合逻辑电路的原理和方法步骤。
2.复习二进制数的运算。
3.用“与非门”设计半加器的逻辑图。
4.完成用“异或门”、“与或非”门、“与非”门设计全加器的逻辑图。
5.完成用“异或”门设计的3变量判奇电路的原理图。
三.元件参考依次为74LS283、74LS00、74LS51、74LS136其中74LS51:Y=(AB+CD)’,74LS136:Y=A⊕B(OC门)四.实验内容1.用与非门组成半加器,用或非门、与或非门、与非门组成全加器(电路自拟)NOR2S C半加器全加器2.用异或门设计3变量判奇电路,要求变量中1的个数为奇数是,输出为1,否则为0.3变量判奇电路3.“74LS283”全加器逻辑功能测试测试结果填入下表中:五.实验体会:1.通过这次实验,掌握了熟悉半加器与全加器的逻辑功能2.这次实验的逻辑电路图比较复杂,涉及了异或门、与或非门、与非门三种逻辑门,在接线时应注意不要接错。
数电项目实验报告(3篇)
第1篇一、实验目的1. 理解数字电路的基本概念和组成原理。
2. 掌握常用数字电路的分析方法。
3. 培养动手能力和实验技能。
4. 提高对数字电路应用的认识。
二、实验器材1. 数字电路实验箱2. 数字信号发生器3. 示波器4. 短路线5. 电阻、电容等元器件6. 连接线三、实验原理数字电路是利用数字信号进行信息处理的电路,主要包括逻辑门、触发器、计数器、寄存器等基本单元。
本实验通过搭建简单的数字电路,验证其功能,并学习数字电路的分析方法。
四、实验内容及步骤1. 逻辑门实验(1)搭建与门、或门、非门等基本逻辑门电路。
(2)使用数字信号发生器产生不同逻辑电平的信号,通过示波器观察输出波形。
(3)分析输出波形,验证逻辑门电路的正确性。
2. 触发器实验(1)搭建D触发器、JK触发器、T触发器等基本触发器电路。
(2)使用数字信号发生器产生时钟信号,通过示波器观察触发器的输出波形。
(3)分析输出波形,验证触发器电路的正确性。
3. 计数器实验(1)搭建异步计数器、同步计数器等基本计数器电路。
(2)使用数字信号发生器产生时钟信号,通过示波器观察计数器的输出波形。
(3)分析输出波形,验证计数器电路的正确性。
4. 寄存器实验(1)搭建移位寄存器、同步寄存器等基本寄存器电路。
(2)使用数字信号发生器产生时钟信号和输入信号,通过示波器观察寄存器的输出波形。
(3)分析输出波形,验证寄存器电路的正确性。
五、实验结果与分析1. 逻辑门实验通过实验,验证了与门、或门、非门等基本逻辑门电路的正确性。
实验结果表明,当输入信号满足逻辑关系时,输出信号符合预期。
2. 触发器实验通过实验,验证了D触发器、JK触发器、T触发器等基本触发器电路的正确性。
实验结果表明,触发器电路能够根据输入信号和时钟信号产生稳定的输出波形。
3. 计数器实验通过实验,验证了异步计数器、同步计数器等基本计数器电路的正确性。
实验结果表明,计数器电路能够根据输入时钟信号进行计数,并输出相应的输出波形。
西工大数字集成电路实验报告 数集实验5
第四次实验课 译码器的设计及延迟估算1、设计译码器并估算延迟设计一个用于16bit 寄存器堆的译码器,每一个寄存器有32bit 的宽度,每个bit 的寄存器单元形成的负载可以等效为3个单位化的晶体管(后面提到负载都为单位化后的负载)。
① 假定4个寄存器地址位的正反8个输入信号,每个信号的输入负载可以等效为10。
确定译码器的级数,并计算相关逻辑努力,以此来确定每一级中晶体管的尺寸(相当于多少个单位化的晶体管)及整个译码电路的延迟(以单位反相器的延迟的本征延迟Tp0为单位)。
答:输入信号有4对,参考3-8译码器,我们也可以采用4输入的与非门作为译码主要结构。
4-16译码产生16个输出,每一个输出对应的负载为32*3。
因此,每个信号的负载等效为10,则.等效扇出。
假定每一级的逻辑努力为1,这样可以算出总的路径努力H=GFB ,使用最优锥形系数就能得到最佳的电路级数N=lnH/ln3.6。
分支努力(每个信号与8个与非门相连),则8.7686.91=⨯⨯==GFB H使用最优锥形系数39.36.3ln 8.76ln 6.3ln ln ===HN ,可以得到最佳电路级数,N 取3.确定级数后画出电路图如图所示:...964输入与非门的逻辑努力:,重新计算,则使得路径延时最小的门努力36.5)6.153(3/1===N H h 。
因此各级的等效扇出如下:.36.5136.5,68.2236.5,36.5136.5132211=========g h f g h f g h f 故第一级晶体管尺寸为1;第二级尺寸为7.681036.5=⨯; 第三级尺寸为956.1768.27.6=⨯。
故延迟为:0008.22)36.5136.5436.51(p p p t t t =+++++=② 如果在四个寄存器地址输入的时候,只有正信号,反信号必须从正信号来获得。
每个正信号的输入的等效负载为20,使用与①中同样的译码结构,在这种条件下确定晶体管的大小并评估延迟(以单位反相器的延迟的本征延迟Tp0为单位)。
西工大模电实验报告
模拟电子技术基础实验报告目录实验一单极共射放大电路实验二集成运算放大器的线性应用实验三多级负反馈放大电路实验四RC正弦波振荡器实验五方波发生器实验六有源滤波器综合设计实验用运算放大器组成万用表的设计实验一单极共射放大电路一、实验目的1、掌握用MultiSim仿真软件分析单级放大器主要性能指标的方法。
2、掌握晶体管放大器静态工作点的调试和调整方法,观察静态工作点对放大器输出波形的影响。
3、测量放大器的放大倍数、输入电阻和输出电阻。
4、掌握用MultiSim仿真软件分析单级放大器的频率特性的方法。
5、测量放大器的幅频特性。
二、实验原理及结果如图所示:1.静态工作点的调整和测量(1)输入端加入1KHz、幅度为50mV的正弦波,如图所示。
当按照上述要求搭接好电路后,用示波器观察输出。
静态工作点具体调整步骤如下:根据示波器上观察到的现象,做出不同的调整动作,反复进行,使示波器所显示的输出波形达到最大不失真。
(2)撤掉信号发生器,使输入信号电压0V ,用万用表测量三极管i的三个极分别对地的电压,,,,,E B C CEQ CQ V V V V I ,根据EQ EQ EV I R =算出CQ EQ I I =.将测量值记录于下表,并与估算值进行比较。
2.电压放大倍数的测量(1)输入信号为1kHz 、幅度为50mV 的正弦信号,输出端开路时,示波器分别测出i V ,o V 的大小,然后算出电压放大倍数。
数据如下:i V =-70.708mV o V =1.227VA1=iOV V =-17.353 (2)输出端接入2k 的负载电阻Rl,保持输出电压i V 不变,测出此时的输出电压o V ,并算出此时的电压放大倍数,分析负载对放大电路的影响。
数据如下:i V =-70.708mV o V =614.893mVAv=iOV V =-8.696 (3) 用示波器双踪观察o V 和i V 的波形,比较相位关系。
相位互差180度3、输入电阻和输出电阻的测量(1)用示波器分别测出电阻两端的电压S V 和i V ,便可算出放大电路的输入电阻i R 的大小,如图所示:图——负载开路时的电路图——接入负载时的电路(2)根据测得的负载开路时的输出电压'O V ,和接入2K Ω负载时的输出电压O V ,便可算出放大电路的输出电阻O R 。
西工大模电实验报告
模拟电子技术基础实验报告目录实验一单极共射放大电路实验二集成运算放大器的线性应用实验三多级负反馈放大电路实验四RC正弦波振荡器实验五方波发生器实验六有源滤波器综合设计实验用运算放大器组成万用表的设计实验一单极共射放大电路一、实验目的1、掌握用MultiSim仿真软件分析单级放大器主要性能指标的方法。
2、掌握晶体管放大器静态工作点的调试和调整方法,观察静态工作点对放大器输出波形的影响。
3、测量放大器的放大倍数、输入电阻和输出电阻。
4、掌握用MultiSim仿真软件分析单级放大器的频率特性的方法。
5、测量放大器的幅频特性。
二、实验原理及结果如图所示:1.静态工作点的调整和测量(1)输入端加入1KHz、幅度为50mV的正弦波,如图所示。
当按照上述要求搭接好电路后,用示波器观察输出。
静态工作点具体调整步骤如下:根据示波器上观察到的现象,做出不同的调整动作,反复进行,使示波器所显示的输出波形达到最大不失真。
(2)撤掉信号发生器,使输入信号电压0V ,用万用表测量三极管i的三个极分别对地的电压,,,,,E B C CEQ CQ V V V V I ,根据EQ EQ EV I R =算出CQ EQ I I =.将测量值记录于下表,并与估算值进行比较。
2.电压放大倍数的测量(1)输入信号为1kHz 、幅度为50mV 的正弦信号,输出端开路时,示波器分别测出i V ,o V 的大小,然后算出电压放大倍数。
数据如下:i V =-70.708mV o V =1.227VA1=iOV V =-17.353 (2)输出端接入2k 的负载电阻Rl,保持输出电压i V 不变,测出此时的输出电压o V ,并算出此时的电压放大倍数,分析负载对放大电路的影响。
数据如下:i V =-70.708mV o V =614.893mVAv=iOV V =-8.696 (3) 用示波器双踪观察o V 和i V 的波形,比较相位关系。
相位互差180度3、输入电阻和输出电阻的测量(1)用示波器分别测出电阻两端的电压S V 和i V ,便可算出放大电路的输入电阻i R 的大小,如图所示:图——负载开路时的电路图——接入负载时的电路(2)根据测得的负载开路时的输出电压'O V ,和接入2K Ω负载时的输出电压O V ,便可算出放大电路的输出电阻O R 。
西北工业大学_数字电子技术基础_实验报告_实验4
数字电子技术基础第四次实验报告一、描述QuartusII软件基本使用步骤1.用文本编辑器正确编写源文件(本例run.v),并经modelsim仿真确认该电路设计正确.2..打开QuartusII软件,新建工程New project (注意工程名和设计文件的module名保持一致),选择和开发板一致的FPGA器件型号。
(本课程为Cyclone IV E系列EP4CE115F29C7)3.添加文件,点击file->open,之后选择要添加的文件,并勾选Add file to current project.4.编译,Start Compilation ,编译源文件(如有错误修改后,重新编译)。
5. 查看电路结构,使用Tool->RTL viewer工具查看电路图结构,是否和预期设计一致。
6.管脚绑定,使用Assignment->pin planner将设计的全部输入/输出接口与开发板的对应管脚进行一一对应。
PIN_Y2 -to clkPIN_H19 -to out[7]PIN_J19 -to out[6]PIN_E18 -to out[5]PIN_F18 -to out[4]PIN_F21 -to out[3]PIN_E19 -to out[2]PIN_F19 -to out[1]PIN_G19 -to out[0]PIN_M23 -to rst7. Processing->Start Compilation,全编译生成可下载文件。
(.sof)8. 连接开发板,安装所需驱动程序(在设备管理器中,选择路径为quatus安装路径)9. 点击start开始烧录,完成后开发板上出现流水灯。
二、题目代码以及波形1.跑马灯设计及FPGA实现①编写模块源码module run (clk,rst,out);input clk,rst;output [7:0] out;reg [7:0] out;reg [24:0] count;always @ ( posedge clk or negedge rst ) if(!rst)begincount<=16'b0;endelsebegincount<=count+1;endalways @ ( posedge clk or negedge rst) if(!rst)beginout<=8'hff;endelsebegincase ( count[24:21] )0: out<=8'b1111_1110;1: out<=8'b1111_1101;2: out<=8'b1111_1011;3: out<=8'b1111_0111;4: out<=8'b1110_1111;5: out<=8'b1101_1111;6: out<=8'b1011_1111;7: out<=8'b0111_1111;8: out<=8'b1011_1111;9: out<=8'b1101_1111;10:out<=8'b1110_1111;11:out<=8'b1111_0111;12:out<=8'b1111_1011;13:out<=8'b1111_1101;14:out<=8'b1111_1110;15:out<=8'b1111_1111;endcaseendendmodule②测试模块`timescale 1ns/1psmodule tb_run;reg clk_test;reg rst_test;wire [7:0]out_test;initialclk_test=0;always #1 clk_test=~clk_test;initialbeginrst_test=1;#1rst_test=0;#1rst_test=1;#180rst_test=0;#1rst_test=1;endrun UUT_run(.clk(clk_test),.rst(rst_test),.out(out_test));endmodule③仿真后的波形截图④综合后的RTL图形1.有限状态机设计(教材Figure 6.86)①编写模块源码module sequence (Clock,Resetn,w,z);input Clock,Resetn,w;output z;reg [3:1]y,Y;parameter [3:1]A=3'b000,B=3'b001,C=3'b010,D=3'b011,E=3'b100;always@(w,y)case(y)A:if(w) Y=D;else Y=B;B:if(w) Y=D;else Y=C;C:if(w) Y=D;else Y=C;D:if(w) Y=E;else Y=B;E:if(w) Y=E;else Y=B;default: Y=3'bxxx;endcasealways@(negedge Resetn,posedge Clock) if(Resetn==0)y<=A;elsey<=Y;assign z=(y==C)|(y==E);endmodule②测试模块`timescale 1ns/1psmodule tb_sequence;reg Clock_test,Resetn_test,w_test;wire z_test;initialbeginClock_test=0;Resetn_test=0;w_test=1;endalways #10 Clock_test=~Clock_test;initialbegin#10Resetn_test=1;w_test=1;#10w_test=0;#20w_test=0;#20w_test=0;#20w_test=1;#20w_test=1;#20w_test=0;#20w_test=0;#20w_test=1;#20w_test=0;#20w_test=0;#20w_test=0;#20w_test=1;#20w_test=1;#20w_test=0;#20w_test=0;endsequence UUT_sequence(.Clock(Clock_test),.Resetn(Resetn_test),.w(w_test),.z(z_test));endmodule③仿真后的波形截图④综合后的RTL图形三、本次实验收获和心得通过本次试验真正接触了FPGA开发板并向板子上烤了文件,虽然题目较为简单,但是在完成的过程中遇到了不少问题,比如软件内部没有需要的开发板型号,自己通过搜索和下载,找到了相应的扩展包并成功添加进入高版本的quartus II软件当中,我的体会是,数字电路归根到底还是依靠硬件实现的,所以将代码的执行效果反映到硬件上是一个重要环节,应该不断练习,提高自己解决问题的能力;另外通过本次实验,我对有限状态机有了更加深入的了解。
数字电路实验报告 实验4
实验四计数器一、实验目的1.熟悉计数器的工作原理,掌握中规模(MSI)计数器的逻辑功能。
2. 掌握用MSI计数器实现任意模计数器的方法。
二、实验设备和器件1、数字逻辑电路实验板1块2、74HC(LS)00(四二输入与非门)1片3、74HC(LS)160(4位十进制计数器)2片三、实验原理时序逻辑电路是数字电路中另一类重要电路。
时序逻辑电路的特点,就是任意时刻的输出不仅取决于该时刻的输入信号,而且与信号作用前电路所处的状态有关。
计数器是一个用以实现计数功能的时序部件,它不仅可用来计脉冲数,还常用作数字系统的定时、分频以及其它特定的逻辑功能。
计数器种类很多。
根据计数制的不同,分为二进制计数器和十进制计数器。
实现四个状态变量十进制计数功能的电路称为4位十进制计数器。
利用集成计数器芯片可方便地构成任意模计数器,方法有反馈清零法和反馈置数法两种。
实验用器件管脚介绍:1、74HC(LS)00(四二输入与非门)管脚如下图所示。
2、74HC(LS)160(4位十进制计数器)管脚如下图所示。
四、实验内容与步骤1、测试74HC(LS)160的逻辑功能(基本命题)例如,74HC(LS)160工作于计数模式时,接通电源后,利用数码管显示说明其确为模10计数器。
1.1电路图1.2实验结果数码管显示从0——9循环,每0.5秒改变一次。
2、74HC(LS)160构成模6计数器(基本命题)设计用与非门74HC(LS)00及计数器74HC(LS)160实现模6计数器的实验电路图,搭接电路,利用数码管显示说明其确为模6计数器。
2.1电路图2.2实验结果数码管显示从0——5循环,每0.5秒改变一次。
3、74HC(LS)160构成模100计数器(扩展命题)因为一片74HC(LS)160为模10,所以直接两片级联即为模100计数器。
设计用计数器74HC(LS)160实现模100计数器的实验电路图,搭接电路,利用数码管显示说明其确为模100计数器。
第四次电子实验
第四次电子实验:单管共射极放大器电路图:一、实验内容1、从信号发生器输出f=1KHz,Vi=30mV(有效值)的正弦电压到放大电路的输入端,将放大电路的输出电压接到双踪示波器Y输入端,调整电位器,使示波器上显示的Vo波形达到1)从信号发生器送入f=1KHz,Vi=30mA的正弦电压,在输出端带负载和不带负载的两种情况下(J7跳线)用万用表测量输出电压Vo,计算电压放大倍数Av=V o/Vi。
2)用示波器观察Vi和Vo电压的幅值和相位。
把Vi和V o分别接到示波器的CH1和CH2通道上,在荧光屏上观察它们的幅值大小和相位。
电压幅值(mA)相位Vi 108.0 0Vo 2.100 03、测量单级共射放大电路的通频带1)当输入信号f=1KHz,Vi=30mA,RL=5.1K,在示波器上测出放大器中频区的输出电压V opp (或计算出电压增益)。
2)增加输入信号的频率(保持Vi=30mV不变),此时输出电压会减小。
当其下降到中频区输出电压的0.707(-3dB)倍时。
信号发生器所指示的频率即为放大电路的上限频率fH。
3)降低信号频率可得下限频率fL。
V opp(V)fH(Hz)fL(KHz)通频带(KHz)1.15315 140 690 689.864、输入电阻ri的测量1)按图接入电路,取R=5.1Kῼ,用万用表测出Vs和Vi用Ri=R*Vi/(Vs-Vi)求出Ri。
2)按图连接电路,取RL=5.1K,用万用表分别测出j7断开时的开路电压V o和RL=5.1K时1) Vs=0.06138V Vi=0.03035V 5000ῼ2) V o=0.69337V V ol=0.46241V 2547ῼ二、实验总结1、列表整理测量结果,并把实测的静态工作点、电压放大倍数、输入电阻、输出电阻之值与理论计算值比较(取一组数据进行比较),分析产生误差原因。
2、总结RC,RL及静态工作点对放大器电压放大倍数、输入电阻、输出电阻的影响。
西北工业大学数据结构试验报告DS04
·实验题目:给定电文进行哈夫曼编码,给定编码进行哈夫曼译码。
要求电文存储在文件1中,编码后的结果存储在文件2中,给定编码存储在文件3中,译码后的结果存储在文件4中。
·实验目的:练习二叉树的使用,练习文件的操作。
一、需求分析1、输入的形式和输入值的范围:给定电文输入为字符型,可以输入30种不同的字符,可以输入空格,但空格不能转为二进制前缀码。
给定编码进行赫夫曼译码时,输入为无符号整型0和1。
2、输出的形式:编译后赫夫曼编码(对应字符和编码)输出分别为字符型和无符号整型。
给定电文进行赫夫曼编码输出为无符号整型0和1,电文保存在文件1中,编译所得的二进制前缀码保存在文件2中。
给定编码进行赫夫曼译码输出为字符型,给定的编码保存在文件3中,译码保存在文件4中。
3、程序所能达到的功能:可以电文不同字符数目小于等于30的电文进行赫夫曼编码,可以对给定编码(已经获得的赫夫曼编码对应的编码)进行译码4、测试数据:1)、加法:(输出:)请输入电文内容:(输入:)HELLO WORLD(程序输出:)H 101E 100L 01O 000W 111R 110D 001赫夫曼编码:101100010100011100011001001(文件1:)HELLO WORLD(文件2:)101100010100011100011001001(输出:)请输入需转换的编码:(输入:)101100010100011100011001001(程序输出:)转换后的电文:HELLOWORLD(文件3:)101100010100011100011001001(文件4:)HELLOWORLD二概要设计1、抽象数据类型的定义:树的定义:ADT Tree{数据对象D:D是具有相同特性的数据元素的集合。
数据关系R:若D为空集,则称为空树;若D仅含一个数据元素,则R为空集,否则R={H},H是如下二元关系;(1)在D中存在唯一的称为根的数据元素root,它在关系H下无前驱;(2)若D-{root}≠Φ,则存在D-{root}的一个划分D1,D2…Dm(m>0),对任意j≠k(1<=j,k<=m有Dj∩Dk=Φ,且对任意的i(1<=i<=m),唯一存在数据元素xi∈Di,有<root,xi>∈H; (3)对应于D-{root}的划分,H-{<root,xi>,…,<root,xm>}有唯一的一个划分H1,H2,…,Hm(m>0),对任意j≠k(1≤j,k≤m)有Hj∩Hk=NULL,且对任意i(1≤i≤m),Hi是Di上的二元关系,(Di,{Hi})是一棵符合本定义的树,称为根root的子树。
数字电路实验四实验报告
数字电路实验四实验报告实验四组合逻辑电路中的竞争冒险现象⼀实验⽬的1学会分析组合逻辑电路中有⽆竞争冒险现象。
2掌握采⽤修改逻辑电路设计的⽅法消除冒险现象。
⼆实验仪器安装有Multisim10电⼦线路仿真软件的计算机。
三实验原理1 图4-1是实验电路原理图。
2从电路原理图可知,函数表达式为F=C AAB+。
当B与C为1时,即接⼊⾼电位,F=AA+,输出始终为1,电路⼯作时,输出端探针x1显⽰始终为亮。
但在实际中,由于门电路运⾏时具有⼀定的传输延时间,A信号成为竞争冒险变量,输出端出现异常,探针x1显⽰出现闪亮,⽤⽰波器对输出端波形测试,波形出现不应有的尖脉冲。
3为测试⽅便,A信号采⽤1000Hz的⽅波信号源。
四实验步骤1打开Multisim10电⼦线路仿真界⾯,在TTL集成电路器件库中,按电路原理图取出元器件;在仪器库中取出⽰波器以及⽅波信号源、探针等。
按实验电路图4—1连接好。
2打开⼯作开关。
展开⽰波器操作界⾯,观察到有关波形后,调整扫描时间、灵敏度等,使⽰波器A、B通道展⽰波形适当,并画出有关波形。
打开⼯作开关后可见探针x1闪亮,如下图所⽰:打开⽰波器调整扫描时间和灵敏度等观察到波形如图A:图A:调整⽰波器的时间尺度,得出图B:图B3根据波形,分析出现的问题及其原因。
如图A,函数表达式为F=C AAB+。
当B与C为1时,即接⼊⾼电位,F=AA+,输出应该始终为1,但⽰波器中显⽰负尖峰脉冲,即电路存在竞争冒险。
如图B,可以看出竞争冒险的原因是B端的下降沿优先于A端的上升沿。
4采⽤增加冗余项的⽅法消除上述电路中竞争冒险现象。
画出修改后电路,并进⾏验证。
采⽤增加冗余项的⽅法,则需把函数表达式改为F=BC+,AB+AC 增加冗余项BC,在B=C=1时,⽆论A怎样修改,输出结果总为1。
修改后电路如下图所⽰,打开⼯作开关,探针x1正常发光,不再闪亮。
5⽤⽰波器观察电路修改后⼯作时的输出波形,将电路修改前后波形⽐较分析。
西北工业大学数集实验4
实验课四组合逻辑的设计1、使用互补CMOS,实现逻辑表达式:)()((++=X)++FGAEDBC并要求每条上拉及下拉通路单一串联通路(不包含任何形式的器件并联)的等效电阻与具有下述尺寸的单位反相器相同(所有管子的沟道长度取0.5um):NMOS:W/L=1um/0.5um;PMOS:W/L=3um/0.5um;①什么样的输入组合可以使所设计的逻辑电路具有最好及最差的上拉特性?什么样的输入组合可以使其具有最好及最差的下拉特性?②在输出端接一个10pF的电容,通过仿真确定最好及最差情况下T PHL及T PLH,(仿真时可采用10ns的上升/下降时间)最好上拉特性A,B,C,D,E,F导通,内部节点电容被充电,只需G从1变0最坏上拉特性需要对下拉网络内部节点电容充电即A,B,C,D:1 B,E,F,G从1变为0,此时上拉网络电阻最大最好下拉特性下拉网络A,B,C,D,E导通,内部节点电容接地,G,F从0变为1,所得到的电容最小,电阻并联得到最小,这时延时最小。
最差下拉特性需要对上拉和下拉网络内部节点电容放电,并且下拉网络单一导通,下拉网络电阻最大得到输入组合:C,D,E,G:0 A,B,F从0变为1图4-1 四种情况下输出波形(从上向下为最好、最坏上拉特性,最好、最坏下拉特性)代码如下:radix 1111111io iiiiiiivname a b c d e f gtunit ustrise 0.01tfall 0.01vih 2.5vil 0.0vol 0.0voh 2.50.5 00000011 00000001.5 11111012 10110102.5 11111003 11111113.5 00000004 1100010实验四最好及最差情况下TPLH及TPHL.option probe.unprotect.lib'D:\spics\cmos25_level49.lib' TT.global vdd.vec'D:\spics\experiment\vv.vec'VDD vdd 0 DC=2.5vC1 out 0 10pM1 vdd a 1 1 PMOS W=12u L=0.5uM2 vdd b 1 1 PMOS W=12u L=0.5uM3 1 c 2 2 PMOS W=12u L=0.5uM4 1 d 2 2 PMOS W=12u L=0.5uM5 1 e 2 2 PMOS W=12u L=0.5uM6 vdd f 2 2 PMOS W=6u L=0.5uM7 2 g out out PMOS W=6u L=0.5uM8 out g 0 0 NMOS W=1u L=0.5uM9 out f 3 3 NMOS W=2u L=0.5uM10 3 a 4 4 NMOS W=4u L=0.5uM11 4 b 0 0 NMOS W=4u L=0.5uM12 3 c 5 5 NMOS W=6u L=0.5uM13 5 d 6 6 NMOS W=6u L=0.5uM14 6 e 0 0 NMOS W=6u L=0.5u.op.probe v(out).tran 10n 5u.meas tran tplhgood trig v(g)val=1.25 fall=1 targ v(out)val=1.25 rise=1 .meas tran tplhbad trig v(b)val=1.25 fall=1 targ v(out)val=1.25 rise=2 .meas tran tphlgood trig v(f)val=1.25 rise=2 targ v(out)val=1.25 fall=2 .meas tran tphlbad trig v(a)val=1.25 rise=2 targ v(out)val=1.25 fall=3 .end2、考虑下面的逻辑电路:VDDDCBAYABC D解决下面的问题:① 写出这个CMOS 逻辑门的逻辑表达式,标记出每一个晶体管的尺寸,使此逻辑门单一通路的上拉下拉通路的等效电阻与具有下列尺寸的反相器相同: NMOS :W/L=1um/0.25um ; PMOS :W/L=2um/0.25um ;② 考虑使PHL t 和PLH t 达到最大的输入方式(要考虑到内部节点电容的情况),写出产生这种最大延迟初始输入状态和最终输入状态。
数电实验实验报告
数字电路实验报告实验一 组合逻辑电路分析一.试验用集成电路引脚图74LS00集成电路 74LS20集成电路 四2输入与非门 双4输入与非门 二.实验内容 1.实验一自拟表格并记录:X12.5 VA BCD示灯:灯亮表示“1”,灯灭表示“0”ABCD 按逻辑开关,“1”表示高电平,“0”表示低电平2.实验二密码锁的开锁条件是:拨对密码,钥匙插入锁眼将电源接通,当两个条件同时满足时,开锁信号为“1”,将锁打开。
否则,报警信号为“1”,则接通警铃。
试分析密码锁的密码ABCD 是什么?ABCD 接逻辑电平开关。
最简表达式为:X1=AB ’C ’D 密码为:1001 表格为:ABCD三.实验体会:1.分析组合逻辑电路时,可以通过逻辑表达式,电路图和真值表之间的相互转换来到达实验所要求的目的。
2.这次试验比较简单,熟悉了一些简单的组合逻辑电路和芯片,和使用仿真软件来设计和构造逻辑电路来求解。
实验二组合逻辑实验(一)半加器和全加器一.实验目的1.熟悉用门电路设计组合电路的原理和方法步骤二.预习内容1.复习用门电路设计组合逻辑电路的原理和方法步骤。
2.复习二进制数的运算。
3.用“与非门”设计半加器的逻辑图。
4.完成用“异或门”、“与或非”门、“与非”门设计全加器的逻辑图。
5.完成用“异或”门设计的3变量判奇电路的原理图。
三.元件参考依次为74LS283、74LS00、74LS51、74LS136其中74LS51:Y=(AB+CD)’,74LS136:Y=A⊕B(OC门)四.实验内容1.用与非门组成半加器,用或非门、与或非门、与非门组成全加器(电路自拟)半加器U1NOR2NOR2U3NOR2U4NOR2U5NOR2SC全加器2.用异或门设计3变量判奇电路,要求变量中1的个数为奇数是,输出为1,否则为0.3变量判奇电路3.“74LS283”全加器逻辑功能测试测试结果填入下表中:五.实验体会:1.通过这次实验,掌握了熟悉半加器与全加器的逻辑功能2.这次实验的逻辑电路图比较复杂,涉及了异或门、与或非门、与非门三种逻辑门,在接线时应注意不要接错。
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数电实验4
一.实验目的
熟悉用仿真法研究数字电路实验的过程,实现一个彩灯控制电路。
熟练使用VHDL语言
二.实验设备
1.Quartus开发环境
2.ED0开发板
三.实验内容
1、彩灯控制电路要求控制4个彩灯;
2、两个控制信号:
K1K0= 00 灯全灭
01 右移,循环显示
10 左移,循环显示
11 灯全亮
3.彩灯正常工作的同时,四个七段数码管循环显示第一个同学的学号后四位一秒,第二个同学的学号后四位一秒,全黑一秒。
四.实验原理
1.彩灯控制电路的程序如下:
LIBRARY IEEE;
USE IEEE.std_logic_1164.ALL;
USE IEEE.std_logic_ARITH.ALL;
USE IEEE.std_logic_UNSIGNED.ALL;
ENTITY led IS
port( clk:in std_logic;
data_in:IN STD_LOGIC_VECTOR(1 DOWNTO 0);
data_out:out std_logic_vector(3 downto 0);
data_out1,data_out2,data_out3,data_out4:out std_logic_vector(6 downto 0)); END led;
ARCHITECTURE control OF led IS
CONSTANT m : INTEGER:= 25000000;
BEGIN
PROCESS(data_in,clk)
V ARIABLE cout : INTEGER:=0;
V ARIABLE i : INTEGER:=0;
BEGIN
IF clk'EVENT AND clk='1' THEN
cout:=cout+1; --计数器+1
i:=i+1; --计数器+1
if data_in="00" then
data_out<="0000"; --quan bu bu liang
elsif data_in="01" then--you yi xun huan xian shi
IF cout<=m THEN data_out<="1000";
ELSIF cout<=m*2 THEN data_out<="0100"; --shift right
ELSIF cout<=m*3 THEN data_out<="0010"; --shift right
ELSIF cout<=m*4-1 THEN data_out<="0001"; --shift right
ELSE cout:=0; --计数器清零
END IF;
elsif data_in="10" then--zuo yi xun huan xian shi
IF cout<=m THEN data_out<="0001"; --shift left
ELSIF cout<=m*2 THEN data_out<="0010";--shift left
ELSIF cout<=m*3 THEN data_out<="0100"; --shift left
ELSIF cout<=m*4-1 THEN data_out<="1000"; --shift left
ELSE cout:=0; --计数器清零
END IF;
elsif data_in="11" then--quan bu liang
data_out<="1111";
end if;
IF i<=m THEN
data_out1<="0100100";data_out2<="1111001";data_out3<="1111000";data_out4<=" 1000000" ;--shift left
ELSIF i<=m*2 THEN
data_out1<="0100100";data_out2<="1111001";data_out3<="1111000";data_out4<=" 1111001" ;--shift left
ELSIF i<=m*3 THEN
data_out1<="1111111";data_out2<="1111111";data_out3<="1111111";data_out4<="1 111111"; --shift left
ELSE i:=0; --计数器清零
END IF;
END IF;
end process;
end control;
注:学号输出为2170和2171
五.实验结果
在quters中输入我们自己写好的代码如下,然后进行编译;
由于要进行人眼可见级别的计时器的仿真所需要设置的总仿真时间过长,计算机无法完成,所以修改m=2;进行在计算机上的仿真模拟验证,结果如下:
可以看到程序很好的实现了,右移,全亮,全灭以及左移的预期功能;
将程序中的m值重新改回25000000;
编译完成后对针脚进行配置;
针脚配置完成后对程序进行重新编译;
重编译完成后将程序下载到开发板进行验证,验证无误后通过了老师的验收; 六.故障排除&实验心得
本次实验之前我在课下自行认真的学习了VHDL语言以及quartus的使用方法,所以这次的实验可以说是十分的顺利(至少相对于前面几次是这样的),实验之前我就早早的准备好了基本要求的四种控制彩灯亮灭方式的VHDL代码并且在电脑中通过调整分频器的参数进行了仿真模拟并且确保结果无误.然后在老师给出了课上测试的题目要求之后,很快的对程序进行了修改以及补充,最后很幸运的成为了班里第一个完成任务的小组.不过由于对七段译码器的对应显示不够熟悉然后也没有想到使用模块化设计的方法,所以个人后来反思觉得使用的时间还是可以再减少的.可以使用之前设计好的七段译码器直接生成一个译码模块,然后前面的主程序只要输出学号对应的二进制数就可以了,这样可以解省很多分析七段译码器显示的时间.不过这次实验还是使我的动手能力有了很大的提高,对VHDL以及QUARTUS的使用方法有了更加深入的了解.。