IC工艺和版图设计之栓锁效应与布局规则 PPT
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IC工艺和版图设计 第八章 latch-up和GuardRing设计
本章主要内容
Latch-up原理分析
CH8
Latch-up的防护
GuardRing
latch-up原理分析
CMOS电路中在电源VDD和地线GND之 间由于寄生的PNP和NPN相互影响可能会产生 的一低阻抗通路，使VDD和GND之间产生大 电流，这就称为闩锁效应（latch up）。
随着IC制造工艺的发展，集成度越来越 高，产生latch up的可能性会越来越高。
latch-up原理分析
In
Out
N+ P+ P+ N+ N+ P+
In
Out
Nwell P- epi
P+sub
latch-up原理分析
In
Out
N+ P+ Rwell
P+ Q1
N+ N+ P+
Nwell
Q2
P- epi
防止闩锁的方法4
隔离槽
P+ N+
N+ P+
Nwell
P-epi
P+sub
Holding Voltage
Trench=2.5u
Trench=1.4u
Trench=0u N+和P+间距
防止闩锁的方法4： 使用使用隔离槽
latch-up保护方法
防止闩锁的方法5（1）
保护PMOS
保护NMOS
VDD GND VDD GND
增加Rs2和Rw2或者减小Rw和Rsub可以增加电路的保持电压。
latch-up保护方法
防止闩锁的方法3(2)
防止闩锁的方法3 1.使NMOS和PMOS保持足够的间距来降低引发SCR的可能。 2.Sub接触孔和Well接触孔应尽量靠近源区。以降低Rwell 和Rsub的阻值。
latch-up保护方法
阱侧面漏电流过大，漏电流通过Q2流向GND,
OUT
Rwell
ICE2 I漏
Q2的基区注入电流
Q1
IB2
ICE 2
2
Rsub Q2
则Q1的CE电流等于Q2的基区电流，则Q1的基区电流
I B1
ICE 2
21
I漏
21
则Q1的BE结电压
VBE1
I漏
12
R well
所以漏电流大过大，会导致寄生PNP管导通，产生闩锁效应。
N+ P+
In Out P+ N+ P+ N+ P+ N+
N+ P+
Nwell P- epi
Nwell Latch up path
P+sub
Rwell
Q1
Rw2
Rs2 Rsub Q2
latch-up保护方法
防止闩锁的方法5（2）
防止闩锁的方法5 使用Guardring： 1.多子GuardRing ： P+ Ring环绕NMOS并接GND； N+ Ring环接PMOS并接VDD。 使用多子保护环可以降低Rwell和Rsub的阻值，且可以 阻止多数载流子到基极。 2.少子GuardRing ： 制作在N阱中的N+ Ring环绕NMOS并接VDD； P+Ring环绕PMOS并接GND。 使用少子保护环可以减少因为少子注入到阱或衬底引发 的闩锁。
此时latch up不会产生。
latch-up原理分析
OUT Q1
Rwell
Rsub Q2
当一个BJT集电极电流受外部 干扰突然增加到一定值时，
会反馈至另外一个BJT， 从而使两个BJT因触发而导通， VDD至GND间形成低阻通路， Latch up由此产生。
latch-up原理分析
N+ P+ Rwell
VDD
注入到阱的 载流子
Rwell
注入到衬底 Q1 的载流子
Rsub Q2
3. Latch up产生原因3 ESD静电加压， 可能会从保护电路中引入少量
带电载流子到阱或衬底中，
也会引起SCR的触发。
latch-up原理分析 产生Latch up的具体原因4
OUT Q1
4. Latch up产生原因4 当许多驱动器同时动作， Rwell 负载过大使VDD或GND突然变化， 也有可能打开SCR的一个BJT。
Nwell P- epi
In
Out
P+
N+
Q1
N+ P+
Q2
P+sub
Rsub
OUT Q1
Rwell
产生Latch up的具体原因1
1. Latch up产生原因1 芯片一开始工作时 VDD变化导致Nwell和Psub间的 寄生电容中产生足够的电流， 当VDD变化率大到一定地步， 将会引起Latch up.
latch-up保护方法
N+ P+ Rwell
Nwell P- epi
P+sub
In
Out
P+
N+
Q1
N+ P+
Q2
Rsub
OUT Q1
Rwell
Rsub Q2
防止闩锁的方法2
防止闩锁的方法2： 使用轻掺杂外延层， 防止侧向漏电流从 纵向PNP到低阻衬底 的通路。
latch-up保护方法
防止闩锁的方法3
本章主要内容
Latch-up原理分析
CH8
Latch-up的防护
GuardRing
latch-up保护方法
N+ P+ Rwell
Nwell P- epi
P+sub
In
Out
P+
N+
Q1
N+ P+
Q2
Rsub
OUT Q1
Rwell
Rsub Q2
防止闩锁的方法1
防止闩锁的方法1： 使用重掺杂衬底， 降低Rsub值， 减小反馈环路增益。
P+sub
Rsub
latch-up原理分析
N+ P+ Rwell
Nwell P- epi
P+sub
In
Out
P+
N+
Q1
N+ P+
Q2
Rsub
OUT
Rwell
Q1
OUT Rsub Q2
latch-up原理分析
OUT Q1
Rwell
CB结反 向电流
Rsub Q2
当无外界干扰未引起触发时，两个 BJT处于截止状态， 集电极电流是C-B反向漏电流构成， 电流增益非常小，
Rsub Q2
latch-up原理分析
In
N+ P+ Rwell
Nwell P- epi
Out
P+
Байду номын сангаасN+
Q1
N+ P+
Q2
P+sub
Rsub
产生Latch up的具体原因5
OUT
Rwell
Q1
Rsub Q2
5. Latch up产生原因5 阱侧面漏电流过大，也有可能会引起闩锁。
latch-up原理分析 产生Latch up的具体原因5(2)
N+ P+ Rwell
Nwell P- epi
P+sub
P+ Q1
In Out
N+ Rw2
Q2
N+ P+
Rsub
Rs2
OUT Q1
Rwell Rw2
Is2 Rs2
Iben Rsub
Q2
Is
Vhold VDD VSS Vcep Is2Rs2 Vben Vcep (Is Ibn )Rs2 IsRsub Vcep V ben (1 Rs2 / Rsub )
Rsub Q2
latch-up原理分析 产生Latch up的具体原因2
VDD OUT
2. Latch up产生原因2
OUT
Rwell
当I/O的信号变换超过
VDD-GND的范围时，
Q1
将会有大电流在芯片中产生，
OUT Rsub Q2
也会导致SCR的触发。
GND OUT
latch-up原理分析 产生Latch up的具体原因3
本章主要内容
Latch-up原理分析
CH8
Latch-up的防护
GuardRing
latch-up原理分析
CMOS电路中在电源VDD和地线GND之 间由于寄生的PNP和NPN相互影响可能会产生 的一低阻抗通路，使VDD和GND之间产生大 电流，这就称为闩锁效应（latch up）。
随着IC制造工艺的发展，集成度越来越 高，产生latch up的可能性会越来越高。
latch-up原理分析
In
Out
N+ P+ P+ N+ N+ P+
In
Out
Nwell P- epi
P+sub
latch-up原理分析
In
Out
N+ P+ Rwell
P+ Q1
N+ N+ P+
Nwell
Q2
P- epi
防止闩锁的方法4
隔离槽
P+ N+
N+ P+
Nwell
P-epi
P+sub
Holding Voltage
Trench=2.5u
Trench=1.4u
Trench=0u N+和P+间距
防止闩锁的方法4： 使用使用隔离槽
latch-up保护方法
防止闩锁的方法5（1）
保护PMOS
保护NMOS
VDD GND VDD GND
增加Rs2和Rw2或者减小Rw和Rsub可以增加电路的保持电压。
latch-up保护方法
防止闩锁的方法3(2)
防止闩锁的方法3 1.使NMOS和PMOS保持足够的间距来降低引发SCR的可能。 2.Sub接触孔和Well接触孔应尽量靠近源区。以降低Rwell 和Rsub的阻值。
latch-up保护方法
阱侧面漏电流过大，漏电流通过Q2流向GND,
OUT
Rwell
ICE2 I漏
Q2的基区注入电流
Q1
IB2
ICE 2
2
Rsub Q2
则Q1的CE电流等于Q2的基区电流，则Q1的基区电流
I B1
ICE 2
21
I漏
21
则Q1的BE结电压
VBE1
I漏
12
R well
所以漏电流大过大，会导致寄生PNP管导通，产生闩锁效应。
N+ P+
In Out P+ N+ P+ N+ P+ N+
N+ P+
Nwell P- epi
Nwell Latch up path
P+sub
Rwell
Q1
Rw2
Rs2 Rsub Q2
latch-up保护方法
防止闩锁的方法5（2）
防止闩锁的方法5 使用Guardring： 1.多子GuardRing ： P+ Ring环绕NMOS并接GND； N+ Ring环接PMOS并接VDD。 使用多子保护环可以降低Rwell和Rsub的阻值，且可以 阻止多数载流子到基极。 2.少子GuardRing ： 制作在N阱中的N+ Ring环绕NMOS并接VDD； P+Ring环绕PMOS并接GND。 使用少子保护环可以减少因为少子注入到阱或衬底引发 的闩锁。
此时latch up不会产生。
latch-up原理分析
OUT Q1
Rwell
Rsub Q2
当一个BJT集电极电流受外部 干扰突然增加到一定值时，
会反馈至另外一个BJT， 从而使两个BJT因触发而导通， VDD至GND间形成低阻通路， Latch up由此产生。
latch-up原理分析
N+ P+ Rwell
VDD
注入到阱的 载流子
Rwell
注入到衬底 Q1 的载流子
Rsub Q2
3. Latch up产生原因3 ESD静电加压， 可能会从保护电路中引入少量
带电载流子到阱或衬底中，
也会引起SCR的触发。
latch-up原理分析 产生Latch up的具体原因4
OUT Q1
4. Latch up产生原因4 当许多驱动器同时动作， Rwell 负载过大使VDD或GND突然变化， 也有可能打开SCR的一个BJT。
Nwell P- epi
In
Out
P+
N+
Q1
N+ P+
Q2
P+sub
Rsub
OUT Q1
Rwell
产生Latch up的具体原因1
1. Latch up产生原因1 芯片一开始工作时 VDD变化导致Nwell和Psub间的 寄生电容中产生足够的电流， 当VDD变化率大到一定地步， 将会引起Latch up.
latch-up保护方法
N+ P+ Rwell
Nwell P- epi
P+sub
In
Out
P+
N+
Q1
N+ P+
Q2
Rsub
OUT Q1
Rwell
Rsub Q2
防止闩锁的方法2
防止闩锁的方法2： 使用轻掺杂外延层， 防止侧向漏电流从 纵向PNP到低阻衬底 的通路。
latch-up保护方法
防止闩锁的方法3
本章主要内容
Latch-up原理分析
CH8
Latch-up的防护
GuardRing
latch-up保护方法
N+ P+ Rwell
Nwell P- epi
P+sub
In
Out
P+
N+
Q1
N+ P+
Q2
Rsub
OUT Q1
Rwell
Rsub Q2
防止闩锁的方法1
防止闩锁的方法1： 使用重掺杂衬底， 降低Rsub值， 减小反馈环路增益。
P+sub
Rsub
latch-up原理分析
N+ P+ Rwell
Nwell P- epi
P+sub
In
Out
P+
N+
Q1
N+ P+
Q2
Rsub
OUT
Rwell
Q1
OUT Rsub Q2
latch-up原理分析
OUT Q1
Rwell
CB结反 向电流
Rsub Q2
当无外界干扰未引起触发时，两个 BJT处于截止状态， 集电极电流是C-B反向漏电流构成， 电流增益非常小，
Rsub Q2
latch-up原理分析
In
N+ P+ Rwell
Nwell P- epi
Out
P+
Байду номын сангаасN+
Q1
N+ P+
Q2
P+sub
Rsub
产生Latch up的具体原因5
OUT
Rwell
Q1
Rsub Q2
5. Latch up产生原因5 阱侧面漏电流过大，也有可能会引起闩锁。
latch-up原理分析 产生Latch up的具体原因5(2)
N+ P+ Rwell
Nwell P- epi
P+sub
P+ Q1
In Out
N+ Rw2
Q2
N+ P+
Rsub
Rs2
OUT Q1
Rwell Rw2
Is2 Rs2
Iben Rsub
Q2
Is
Vhold VDD VSS Vcep Is2Rs2 Vben Vcep (Is Ibn )Rs2 IsRsub Vcep V ben (1 Rs2 / Rsub )
Rsub Q2
latch-up原理分析 产生Latch up的具体原因2
VDD OUT
2. Latch up产生原因2
OUT
Rwell
当I/O的信号变换超过
VDD-GND的范围时，
Q1
将会有大电流在芯片中产生，
OUT Rsub Q2
也会导致SCR的触发。
GND OUT
latch-up原理分析 产生Latch up的具体原因3