数电第六章习题
数字电子技术第6章习题及解答2
第6章习题解答1. 电路如图6-1所示,试分析其功能。
(1)写出驱动方程、次态方程和输出方程;(2)列出状态表,并画出状态图和时序波形。
图6-1 题1图z解 (1)根据图6-1写出驱动方程'1'21Q Q D =, 12Q D =将其代入D 触发器的特性方程,得每一触发器的状态方程'1'21*1Q Q D Q ==12*2Q D Q ==输出方程为 CP Q z ⋅=2(2)由状态方程可列出状态表如表6-1所示。
按表00,可作出时序波形图如图6-2(b )所示。
图6-2 题1状态图和波形图CP Q 2Q 1z(a )(b )2. 时序电路如图6-3所示。
(1)写出该电路的状态方程、输出方程;(2)列出状态表,画出状态图。
图6-3 题2图解 (1)驱动方程 x K J ==11 122xQ K J ==将其代入JK 触发器的特性方程,的状态方程21'21*21'1*1)'('Q xQ Q xQ Q Q x xQ Q +=+=输出方程 21Q xQ z =(2)假定一个现态,代入状态方程,得出对应的次态和输出状态,列表表示即得状态表,如表6-2所示。
由此算出状态图,如图6-4所示。
表6-2 题2状态表图6-4 题2的状态图3. 某计数器的输出波形如图6-5所示,试确定该计数器是模几计数器,并画出状态图。
图6-5 题3图CP Q A Q B QC解 由波形图画出状态图,Q C 为高位,Q A 为最低位。
010000001100011101Q C Q B Q A故该波形显示的计数器的计数模为六。
4. 分析如图6-6所示的同步时序电路。
图6-6 题4图解 (1)有题图得到各级触发器的驱动方程为⎪⎪⎩⎪⎪⎨⎧====34231242'3'11)'(Q D Q D Q D Q Q Q Q D(2)列出状态方程为⎪⎪⎩⎪⎪⎨⎧========34*423*312*242'3'11*1)'(Q D Q Q D Q Q D Q Q Q Q Q D Q由驱动方程和状态方程可以确定,该电路是移位寄存器型时序电路,其电路的状态转移决定于第一级的驱动信号。
数字电路逻辑设计--第六章部分习题参考解答(王毓银主编--第二版)
第六章部分习题参考答案 P240 2题解 : (1) 驱动方程:112111223331;n n nnnJ K J K Q Q J Q Q K Q ======(2) 状态转移方程:121212121113313313n n n n n n n n nn n n n n nQ Q Q Q Q Q Q Q Q Q Q Q Q Q Q +++==⋅+⋅=+(3)(4)(5) 功能说明:经分析可知,该电路为六进制计数器,每六个CP 脉冲循环一次。
两个偏离状态在CP 脉冲的作用下可以自动进入有效循环序列,故该电路具有自启动功能。
5题解:(1)驱动方程和输出方程:11212121211221;nnnnnnnnnJ K J K Q A F AQ Q AQ Q AQ Q AQ Q ====⊕=⋅=+⋅(2)状态转移方程: 121212111()n nn n n n n Q Q Q Q A Q Q A Q ++==⊕+⊕⋅(3)状态转移表:(4) 状态转移图:(5)功能说明:<1> A=0 时,该电路是二进制加法计数器;A=1 时,该电路是二进制减法计数器。
<2> 由状态转移表可以看出,AQ 2Q 1全为0或全为1时,电路输出为1,其余情况输出全为0。
所以,可以由A 及输出F 的状态判断 触发器的状态是否均为1或均为0。
P245 28题解: 第一个计数器的计数状态是从1001到1111,共7个状态;第二个计数器的计数状态是从0111到1111,共9个状态。
而第二个计数器是当第一个计数器有进位输出时才获得一次计数机会,所以该计数器的总计数值为7*9 = 63,即计数器的分频比为1/63,即计数模值为63 。
31题解:S 0 = 0011; S M-1=1001;产生置位信号的状态是1001。
则该计数器的计数循环状态是从0011到1001,共计7个状态,所以是7进制计数器。
32.解:当M=1时,计数循环状态是从0100到1001,共6个状态,并由1001产生置位信号,所以M=1时为6进制计数器。
万里学院-数字电子技术基础-第六章习题及参考答案
第六章习题一、选择题1.PROM和PAL的结构是。
A.PROM的与阵列固定,不可编程B. PROM与阵列、或阵列均不可编程C.PAL与阵列、或阵列均可编程D. PAL的与阵列可编程2.PAL是指。
A.可编程逻辑阵列B.可编程阵列逻辑C.通用阵列逻辑D.只读存储器3.当用异步I/O输出结构的PAL设计逻辑电路时,它们相当于。
A.组合逻辑电路B.时序逻辑电路C.存储器D.数模转换器4.PLD器件的基本结构组成有。
A.输出电路B.或阵列C. 与阵列D. 输入缓冲电路5.PLD器件的主要优点有。
A.集成密度高B. 可改写C.可硬件加密D. 便于仿真测试6.GAL的输出电路是。
A.OLMCB.固定的C.只可一次编程D.可重复编程7.PLD开发系统需要有。
A.计算机B. 操作系统C. 编程器D. 开发软件8.只可进行一次编程的可编程器件有。
A.PALB.GALC.PROMD.PLD9.可重复进行编程的可编程器件有。
A.PALB.GALC.PROMD.ISP-PLD10.ISP-PLD器件开发系统的组成有。
A.计算机B.编程器C.开发软件D.编程电缆11.全场可编程(与、或阵列皆可编程)的可编程逻辑器件有。
A.PALB.GALC.PROMD.PLA12.GAL16V8的最多输入输出端个数为。
A.8输入8输出B.10输入10输出C.16输入8输出D.16输入1输出13一个容量为1K×8的存储器有个存储单元。
A.8B. 8192C.8000D. 8K14.要构成容量为4K×8的RAM,需要片容量为256×4的RAM。
A. 8B.4C. 2D.3215.寻址容量为16K×8的RAM需要根地址线。
A. 8B. 4C.14D.16KE. 1616.RAM的地址码有8位,行、列地址译码器输入端都为4个,则它们的字线加位线共有条。
A.8B.16C.32D.25617.某存储器具有8根地址线和8根双向数据线,则该存储器的容量为。
《数字电子技术基础》第六章习题答案
第六章存储器和可编程器件6.1 填空1、按构成材料的不同,存储器可分为磁芯和半导体存储器两种。
磁芯存储器利用 正负剩磁 来存储数据;而半导体存储器利用 器件的开关状态 来存储数据。
两者相比,前者一般容量较 大 ;而后者具有速度 快 的特点。
2、半导体存储器按功能分有 ROM 和 RAM 两种。
3、ROM 主要由 地址译码器 和 存储矩阵 两部分组成。
按照工作方式的不同进行分类,ROM 可分为 固定内容的ROM 、 PROM 和 EPROM 三种。
4、某EPROM 有8数据线,13位地址线,则其存储容量为 213×8 。
5、PLA 一般由 与ROM 、 或ROM 和 反馈逻辑网络 三部分组成。
6.2 D 0A 0D 1m(3,6,9,12,15)D 210D 3m(0,5,9,13)==∑=⋅=∑⎧⎨⎪⎪⎪⎩⎪⎪⎪ 6.3地址译码器A1A0D3 D2 D1 D0B1B0m 0m 156.4 1。
F Q Q Q Q Q Q Q F Q Q Q Q Q Q Q Q Q F Q Q 110212102210210210310=⋅+⋅+⋅=⋅⋅+⋅+⋅⋅=⋅⎧⎨⎪⎪⎩⎪⎪2、CP F1F2F36.5A AB BC C i-1i-1S i C i6.6 用PLA 实现BCD8421码十进制加法计数器和相应的显示译码电路。
D 1Q1Q1D2 Q2 Q2D3 Q3Q3D4Q4Q49 87654 3210a b c d e f ga b cdef g。
《数字电子技术基础》2版习题答案 6章习题解答
6章习题题解6.1 集成施密特触发器及输入波形如图题6.1所示,试画出输出u O的波形图。
施密特触发器的阈值电平U T+和U T-如下图。
图题6.1 [解]集成施密特触发器输出u O的波形如图解所示。
图解6.1图题所示为数字系统中常用的上电复位电路。
试说明其工作原理,并定性画出u I与u O 波形图。
假设系统为高电平复位,如何改接电路?图题图解[解] 工作原理分析如下(1) 当V CC刚加上时,由于电容C上的电压不能突变,u I为低电平,输出u O为低电平;随着电容充电,u I按指数规律上升,当u I≥U T时,输出u O变为高电平,完成了低电平复位功能。
波形如图解所示。
(2) 假设系统为高电平复位,仅将图中R,C互换位置即可。
图题是用TTL与非门、反相器和RC积分电路组成的积分型单稳态触发器。
该电路用图题所示正脉冲触发,R R off。
试分析电路工作原理,画出u O1、u I2和u O的波形图。
[解]工作原理分析如下9899触发信号未到来时,u I 为低电平,输出u O 为高电平;正触发脉冲到来时,u O1翻为低电平,此时由于u I2仍为高电平,输出u O 为高电平不变,电容通过R 放电,当u I2下降到U T 时〔u I 仍为高电平〕,输出u O 翻为高电平,暂稳态过程结束。
u O1、u I2和u O 的波形见图解。
6.4 集成单稳态触发器74121组成的延时电路如图题6.4所示,要求 (1)计算输出脉宽的调节范围; (2)电位器旁所串电阻有何作用?[解] (1) 输出脉宽:W ext ext W 0.70.7()t R C R R ==+,分别代入R W =0和22k Ω计算,可得t W的调节范围为:W 3.6mS 19mS t ≤≤。
(2) 电阻R 起保护作用。
假设无R ,当电位器调到零时,假设输出由低变高,那么电容C 瞬间相当于短路,V CC 将直接加于内部门电路输出而导致电路损坏。
6.5 集成单稳态触发器74121组成电路如图题6.5所示,要求(1)计算u O1、u O2的输出脉冲宽度;(2)假设u I 如图中所示,试画出输出u O1、u O2的波形图。
《数字通信电子教案》第六章数字信号的频带传输技术习题及答案
第六章数字信号的频带传输技术习题6-l已知二进制数字序列10011010,设:载频为码元速率的2倍(对于2FSK来说,f 2=2 f 1,);请画出以上情况的2ASK、2FSK和2PSK、2DPSK波形:解:载频为码元速率的2倍(对于2FSK来说,f2=2 f1,)1010已知二进制数字序列10016-2 已知数字信息{a n }=1011010,设:(1)码元速率为1200Baud,载波频率为1200Hz;(2)码元速率为1200Baud,载波频率为1800Hz。
分别画出上述两种情况的2PSK、2DPSK及相对码{b n}的波形(假定起始参考码元为1)。
解:(1)码元速率为1200Baud,载波频率为1200Hz;则载频与码元速率相等。
178179解、(2)码元速率为1200Baud ,载波频率为1800Hz 。
载频与码元速率为1:1.56-3 设某2FSK 调制系统的码元传输速率为1000Baud ,已调信号的载频为1000Hz 和2000Hz .(1)若发送数字信息为101011,试画出相应的2FSK 信号波形;(2)试讨论这时的2FSK 信号应选择怎样的解调器解调?(3)若发送数字信息是等概率的,试画出它的功率谱密度草图。
解:(1) 若发送数字信息为101011,试画出相应的2FSK 信号波形;180解 (2)试讨论这时的2FSK 信号应选择怎样的解调器解调?答 :选择相干解调和非相干解调器解调均可。
解 (3)若发送数字信息是等概率的,试画出它的功率谱密度草图。
6-4 设传码率为200Baud ,若是采用八进制ASK 系统,求系统的带宽和信息速率?若是采用二进制ASK 系统,其带宽和信息速率又为多少?解 :已知八进制ASK 系统传码率Baud R B 200=,系统的带宽::Hz R B B B 200==, 信息速率: s bit R R B b /60032008log 2=⨯=⨯=二进制ASK 系统:系统的带宽::Hz R B B B 200==,信息速率: s bit R R B b /20012002log 2=⨯=⨯=6-5 传码率为200Baud ,试比较8ASK 、8FSK 、8PSK 系统的带宽、信息速率及频带利用率。
数字逻辑电路与系统设计第6章习题及解答.docx
第6章题解:6.1试用4个带异步清零和置数输入端的负边沿触发型JK 触发器和门电路设计一个异步余 3BCD 码计数器。
题6・1解:余3BCD 码计数器计数规则为:0011->0100->—1100-0011-*-,由于釆用 异步清零和置数,故计数器应在1101时产生清零和置数信号,所设计的电路如图题解6.1 所示。
题6.2试用中规模集成异步十进制计数器74290实现模48计数器。
题6.2解:图题解6. 16.3试用D触发器和门电路设计一个同步4位格雷码计数器。
题6.3解:根据格雷码计数规则,\Q1Q OQsQ>\00011110000000011000111111100111\QlQoQ.3Q>\00011110000001011111111110100000X^iQoQ3Q>\00011110000111010001110111100001\QlQoQ.3Q>\00011110001100010011111100100011 Qi Qo计数器的状态方程和驱动方程为:er1=D.=+型Q”+Q;莎er1=D2=+Q©+N Q;N QT = D L+ Q;Q;Q;; +Qj = D o = Q^Q;1+按方程画出电路图即可,图略。
6.5试用4位同步二进制计数器74163实现十二进制计数器。
74163功能表如表6.4所示。
题6・5解:可采取同步清零法实现。
电路如图题解6.5所示。
题6.6解:题6.4解:反馈值为1010c卜一进制计数器CLKCLR LD ENT ENP>c a[―<>40) a D DTC=\5图题解6. 5RCO74163当M=1时:六进制计数器八进制计数器6.7试用4位同步二进制计数器74163和门电路设计一个编码可控计数器,当输入控制变 量M=0时,电路为8421 BCD 码十进制计数器,M=1时电路为5421 BCD 码十进制计数器, 5421BCD 码计数器状态图如下图P6.7所示。
《数电》教材习题答案 第6章习题答案
思考题与习题6-1已知图T6-1所示为施密特触发器输入信号u I 的波形,请对应画输出信号u O 的波形。
图T6-16-2 在如图6-14所示的单稳态触发器电路中,已知R=10k Ω、C=0.1μF ,G 1的输出 电阻可忽略不计,试估算输出波形u O 的脉冲宽度。
代入得,脉宽t w=0.7ms6-3图T6-3所示电路是用两个集成单稳态触发器74121构成的脉冲波形变换电路,试计算u O1和u O2输出脉冲的宽度,并画出对应于u I 的u O1和u O2波形。
图T6-3RCt w 7.06-4图T6-4所示电路为可控多谐振荡器,已知tW等于振荡器输出脉冲周期的5倍,请对应u k画u O1和u O2的波形。
图T6-46-5试构成一个如图6-23所示的RC环形振荡器电路,要求振荡器输出信号的频率为1kHZ ,请估算R和C的数值。
若要求振荡频率为1HZ,则R和C又该为多少?解:T≈2.2RC,f=1KHZ,则T=1ms,因此,当f=1KHZ时,RC=0.45ms;当f=1HZ 时,RC=0.45s。
6-6试用555定时器构成一个单稳态电路,要求输出脉冲幅度≥10V,输出脉冲宽度在1-10秒范围内连续可调。
解:根据题意,用555定时器设计得单稳态触发器取R1=22K,R2=18K,分压后输入端电压为6.75V(电源电压为15V),一般的,555定时器得输出高电平不低于其电源电压得90%,因此选15v.则UO输出脉宽t W=1.1RC设C=1000μF,则1≤1.1R×1000×10-6≤ 10 909≤R ≤9K6-7图T6-7是用两个555定时器接成的延迟报警器。
当开关S 断开后,经过一定的延 迟时间后扬声器开始发出声音。
如果在延迟时间内S 重新闭合,扬声器不会发出 声音。
在图中给定的参数下,试求延迟时间的具体数值和扬声器发出声音的频率。
图中的G 1是CMOS 反相器,电源电压为12V 。
数字电路第6章习题答案
6.2 试作出101序列检测器得状态图,该同步电路由一根输入线X ,一根输出线Z ,对应与输入序列的101的最后一个“1”,输出Z=1。
其余情况下输出为“0”。
(1) 101序列可以重叠,例如:X :010101101 Z :000101001 (2) 101序列不可以重叠,如:X :010******* Z :0001000010 解:1)S 0:起始状态,或收到101序列后重新开始检测。
S 1:收到序列起始位“1”。
S 2:收到序列前2位“10”。
10101…X/Z0/01/0X/Z11…100…2)10101…X/Z0/0X/Z11…100…6.3对下列原始状态表进行化简:(a)解:1)列隐含表:A B CDC B ×A B CD C B ×AD BC ××(a)(b)2)进行关联比较 所有的等价类为:AD ,BC 。
最大等价类为:AD ,BC ,重新命名为a,b 。
3)列最小化状态表为:a/1b/0bb/0a/0aX=1X=0N(t)/Z(t)S(t)(b)N (t )/Z (t )S (t )X=0 X=1A B/0 H/0B E/0 C/1C D/0 F/0D G/0 A/1E A/0 H/0F E/1 B/1G C/0 F/0H G/1 D/1解:1)画隐含表:2)进行关联比较:AC,BD,EG ,HF,之间互为等价隐含条件,所以分别等价。
重新命名为: a, b, e, h 3)列最小化状态表:N (t )/Z (t ) S (t )X=0 X=1a b/0 h/0b e/0 a/1 e a/0 h/0 h e/1 b/1试分析题图6.6电路,画出状态转移图并说明有无自启动性。
解:激励方程:J1=K1=1;J2=Q1n⎯Q3n,K2=Q1nJ2=Q1n Q2n,K2=Q1n状态方程:Q1n+1=⎯Q1n·CP↓Q2n+1=[Q1n⎯Q3n⎯Q2n+⎯Q1n Q2n]·CP↓Q3n+1=[Q1n Q2n⎯Q3n+⎯Q1n Q3n]·CP↓状态转移表:序号Q3Q2Q10 1 2 3 4 5 000 001 010 011 100 101偏离状态110Æ111111Æ000状态转移图状态转移图:Q3Q2Q1偏离态能够进入有效循环,因此该电路具有自启动性。
万里学院-数字电子技术基础-第六章习题及参考答案
第六章习题一、选择题 1. PROM和 PAL的结构是。
A.PROM的与阵列固定,不可编程B. PROM 与阵列、或阵列均不可编程C.PAL 与阵列、或阵列均可编程D. PAL 的与阵列可编程 2. PAL是指。
A.可编程逻辑阵列B. 可编程阵列逻辑C. 通用阵列逻辑D. 只读存储器 3.当用异步 I/O 输出结构的 PAL 设计逻辑电路时,它们相当于。
A. 组合逻辑电路B. 时序逻辑电路C. 存储器D. 数模转换器 4. PLD器件的基本结构组成有。
A. 输出电路B. 或阵列C. 与阵列D. 输入缓冲电路5. PLD器件的主要优点有。
A. 集成密度高B. 可改写C. 可硬件加密D. 便于仿真测试 6. GAL的输出电路是。
A.OLMCB. 固定的C. 只可一次编程D. 可重复编程7. PLD开发系统需要有。
A. 计算机B. 操作系统C. 编程器D. 开发软件 8.只可进行一次编程的可编程器件有。
A.PALB.GALC.PROMD.PLD 9.可重复进行编程的可编程器件有。
A.PALB.GALC.PROMD.ISP-PLD 10. ISP-PLD 器件开发系统的组成有。
A. 计算机B. 编程器C. 开发软件D. 编程电缆 11.全场可编程(与、或阵列皆可编程)的可编程逻辑器件有。
A.PALB.GALC.PROMD.PLA12.GAL16V8 的最多输入输出端个数为。
A.8 输入 8 输出B.10 输入 10 输出C.16 输入 8 输出D.16 输入 1 输出 13 一个容量为 1K×8 的存储器有个存储单元。
A.8B. 8192C.8000D. 8K14.要构成容量为 4K× 8 的 RAM,需要片容量为 256× 4 的 RAM。
A. 8B.4C. 2D.32 15.寻址容量为 16K× 8 的 RAM需要根地址线。
A. 8B. 4C.14D.16KE. 1616.RAM的地址码有 8 位,行、列地址译码器输入端都为 4 个,则它们的字线加条。
数字电路与逻辑设计习题-6第六章时序逻辑电路
第六章时序逻辑电路一、选择题1.同步计数器和异步计数器比较,同步计数器的显著优点是 。
A.工作速度高B.触发器利用率高C.电路简单D.不受时钟CP 控制。
2.把一个五进制计数器与一个四进制计数器串联可得到 进制计数器。
A.4B.5C.9D.203.下列逻辑电路中为时序逻辑电路的是 。
A.变量译码器B.加法器C.数码寄存器D.数据选择器4. N 个触发器可以构成最大计数长度(进制数)为 的计数器。
A.NB.2NC.N 2D.2N5. N 个触发器可以构成能寄存 位二进制数码的寄存器。
A.N-1B.NC.N+1D.2N6.五个D 触发器构成环形计数器,其计数长度为 。
A.5B.10C.25D.327.同步时序电路和异步时序电路比较,其差异在于后者 。
A.没有触发器B.没有统一的时钟脉冲控制C.没有稳定状态D.输出只与内部状态有关8.一位8421BCD 码计数器至少需要 个触发器。
A.3B.4C.5D.109.欲设计0,1,2,3,4,5,6,7这几个数的计数器,如果设计合理,采用同步二进制计数器,最少应使用 级触发器。
A.2B.3C.4D.810.8位移位寄存器,串行输入时经 个脉冲后,8位数码全部移入寄存器中。
A.1B.2C.4D.811.用二进制异步计数器从0做加法,计到十进制数178,则最少需要 个触发器。
A.2B.6C.7D.8E.1012.某电视机水平-垂直扫描发生器需要一个分频器将31500H Z 的脉冲转换为60H Z 的脉冲,欲构成此分频器至少需要个触发器。
A.10B.60C.525D.3150013.某移位寄存器的时钟脉冲频率为100KH Z ,欲将存放在该寄存器中的数左移8位,完成该操作需要 时间。
A.10μSB.80μSC.100μSD.800ms14.若用JK 触发器来实现特性方程为AB Q A Q n 1n +=+,则JK 端的方程为 。
A.J=AB ,K=B A +B.J=AB ,K=B AC.J=B A +,K=ABD.J=B A ,K=AB15.要产生10个顺序脉冲,若用四位双向移位寄存器CT74LS194来实现,需要 片。
数电第六章答案全部
P6-19 解:由状态图作出状态转移表如表解 6-19 所示,由状态转移表可作出各触发器的次态卡 诺图和输出函数卡诺图如图解 6-19 所示。由图解 6-19 求得各触发器的状态方程和输出函 数,最后求得各触发器的激励函数:
n 1 Q2 Q1 Q0 Q 2 ,
Q1n 1 Q 2 Q0 Q1 Q2 Q1 Q0 Q 2 Q1 Q 0 Q 2 Q0 Q1 Q2 Q0 Q1 , Q0n 1 Q 2 Q 0 Q2 Q1 Q0 ,
3. 试用 JK 触发器和 D 触发器分别构成下列电路: (1) 四位二拍接收数据寄存器; (2) 四位单拍接收数据寄存器。 解: (1) 由 JK 触发器构成的四位二拍接收数据寄存器如图解 6-12(a)所示,由 D 触发器构成的四位二拍接收数据寄存器如图解 6-12(b)所示。
(2) 由 JK 触发器构成的四位单拍接收数据寄存器如图解 6-12(c) , (d)所示, 由 D 触发器构成的四位单拍接收数据寄存器如图解 6-12(e)所示。
J 2 Q1 Q0 , K2 1,
J 1 Q 2 Q0 , K 1 Q2 Q0 ,
J0 Q2 K 0 Q2 Q1
Z Q2 Q11 Q 0
20.设计一个时序逻辑电路,该时序电路的工作波形图由图 P6-20 给出。
图 P6-20 解:该时序电路可视为一个三输出的脉冲分配器,工作波形的周期为八拍,可以先用八进 制计数器产生 8 个状态作为组合电路的输入, 然后通过组合电路产生三路输出, 其电路结 构框图如图解 6-20 所示,组合电路的真值表如表解 6-20 所示。 (设计数器的输出为:
S1 为接收到一个 1 的状态;
S 2 为在收到 1 后接收到一个 0 的状态; S 3 为在顺序收到 10 后接收到一个 1 的状态;
数字电子技术 第六章习题答案
第六章 习题解答6.1. 分析题图P6.1所示电路的功能,列出功能表。
解:图P6.1所示电路的功能表如表6.1所示。
将功能表中各变量数值关系的逻辑函数用对应的“卡诺图”如图6.1所示。
RS 具有约束条件RS =0,触发器的逻辑表达式为⎪⎩⎪⎨⎧=+=+0RS Q R S Q n 1n ,根据这一逻辑表达式,P6.1逻辑电路具有基本RS 触发器的逻辑功能,约束条件是SR=0。
6.2同步RS 触发器与基本RS 触发器的主要区别是什么?解:同步RS 触发器与基本RS 触发器的主要区别是基本RS 触发器的RS 输入信号不论任何时刻都是有效的,只要RS 输入的状态组合发生变化,输出Q 的状态跟随发生变化;而同步同步RS 触发器的RS 输入信号只要在CP 时钟脉冲信号有效时段内起作用,只有在这一时段内,输出Q 的状态才跟随RS 输入的状态组合变化而发生变化。
1& & 1QR图 P6.1QR S Q nQ n+1功 能 1 1 1 1 0 1 不用 不用 不允许11 0 0 0 1 0 0 01=+n Q 置0 0 0 1 1 0 1 1 1 11=+n Q 置10 00 00 10 1n n Q Q =+1 保持6.3如图P6.3 (a)所示电路的初始状态为Q =1,R 、S 端和CP 端的信号如图P6.3(b )所示,画出该同步RS 触发器相应的Q 和Q 端的波形。
解:根据图P6.3 (a)所示电路结构,其功能为同步RS 触发器,电路的特性方程为:⎪⎩⎪⎨⎧=+=+0RS Q R S Q n 1n ,若R=S=1,在CP 时钟脉冲信号为“1”的时段内,触发器的两个输出端的状态均输出“1”,此种情况下,若CP 时钟脉冲信号从“1”状态,跳变为“0”的输入状态,则触发器的两个输出状态为不确定状态。
根据特性方程以及电路的初始状态,作出电路的输出端时序图如图6.3所示。
6.4 主从RS 触发器输入信号的波形如图P6.4(a )、(b )所示。
数字电路第6章习题参考答案
0
n
0
1 1 1
1
0 0 1
1
0 1 0
0
0 0 0
1
1 1 1
0
0 1 1
0
1 0 1
Q2
0 0 0
CP3 Q2 Q3
n 1
0
n
1
0
1
0
1
0
1
0 0 0
0
0 0 0
0
0 1 1
0
0 0 0
Q3
1
1
1 1
n
0
0 0 1
0
1 1 0
1
0 1 0
CP4 CP Q4
n 1
0
0 0 0
00
1000
Q1 n 0 1 0 1 0 1 0 1 0
11 10
0111
Q2n+1 0 1 1 0 0 1 1 0 0
01 11 10
0110
1 0 1 0 1 0 1 0 0
00 01
0101
11 10
10
Q2 n 0 0 1 1 0 0 1 1 0
01
Q4n+1 0 0 0 0 0 0 0 1 0
00 01 11 10
0 1 1 0
X
1 0 0
X
0 0 1
X
1 0 0
Q3n Q2n z Q1 n 00 01 11 10
0 1 1 0 0 0 X X 0 X
1
1
1
X
X
X
从6.9--6.19 共11道题,都是关于74LS90、 74LS160、 74LS194的习题。现将它们总结如下: 异步式2-5-10进制集成计数器74LS90功能表
数字电路与系统 第六章 时序逻辑电路(第5-6节)课堂笔记及练习题
数字电路与系统第六章时序逻辑电路(第5-6节)课堂笔记及练习题主题:第六章时序逻辑电路(第5-6节)学习时间: 2016年6月13日—6月19日内容:一、本周知识点及重难点分布表12-1 本周知识点要求掌握程度一览表二、知识点详解【知识点1】寄存器(1)定义:在数字电路中,用来存放二进制数据或代码的电路称为寄存器。
寄存器是由具有存储功能的触发器组合起来构成的。
一个触发器可以存储1位二进制代码,存放n位二进制代码的寄存器,需用n个触发器来构成。
(2)寄存器的分类(按功能分类):①基本寄存器:只能并行送入数据,需要时也只能并行输出②移位寄存器:移位寄存器中的数据可以在移位脉冲作用下依次逐位右移或移,数据既可以并行输入、并行输出,也可以串行输入、串行输出,还可以并行输入、串行输出,串行输入、并行输出,十分灵活,用途也很广。
1、集成寄存器74LSl7574LS175的控制端功能:①RD是异步清零控制端。
②D0~D3是并行数据输入端。
③CP为时钟脉冲端。
④Q0~Q3是并行数据输出端。
表12-2 74LS175的功能表2、移位寄存器移位寄存器——不但可以寄存数码,而且在移位脉冲作用下,寄存器中的数码可根据需要向左或向右移动1位。
(1)单向移位寄存器1)右移寄存器(D 触发器组成的4位右移寄存器)右移寄存器的结构特点:左边触发器的输出端接右邻触发器的输入端。
QR C11D∧1DC1∧R Q1DC1∧R Q1DQ∧RC1Q 0Q 1Q 2Q 3CP CRI D 串行输入串行输出D 0D 1D 20FF 1FF 2FF 3FF 并 行 输 出D 3图12-1 D 触发器组成的四位右移寄存器设移位寄存器的初始状态为0000,串行输入数码D I =1101,从高位到低位依次输入。
其状态表如下:表12-3 右移寄存器状态表CP Q 0Q 1Q 21234567893Q I D 111图12-2右移寄存器的时序图在4个移位脉冲作用下,输入的4位串行数码1101全部存入了寄存器中。
数字电子技术基础第五章、第六章习题参考答案
第五章锁存器和触发器1、Q n 1二S RQ n, SR = O2、Q n, 03、324、TCP J I I I I I I I7、4-13题解图8、D= A 二BCP_ I~I I~I I~I I~I I~LI Iz卄I TH 1D i - I i i1 . I | , __ L,I ■ I ______第六章时序逻辑电路1、 输入信号,原来的状态2、 异3、 n 5、反馈清零、反馈置数扌-6、N乂—LJ UU 仑厂 II ~ 7、状态方程和输出方程:㈣ =A®Q'tZ^AQ&激励方程A =Kq = A &/. =e 0=i 状态方程0:戚;忧"无©土死输出方程Z=AQ1Q0根据状态方程组和输出方程可列出状态表,如表题解6 . 2 . 4所示,状态图如图题解2. 4 所示。
Q - M?; + M V ;* Q ; = + “:14、图题解6.2.4Q;・枫"烟00保持,01右移10左移11并行输入当启动信号端输人一低电平时,使S仁1 ,这时有So= Sl= 1 ,移位寄存器74HC194执行并行输人功能,Q3Q2Q1Q0 = D3D2D1D0 = 1110。
启动信号撤消后,由于Q°= 0,经两级与非门后,使S仁0 ,这时有S1S0= 01 ,寄存器开始执行右移操作。
在移位过程中,因为Q3Q2、Q1、Q0中总有一个为0,因而能够维持S1S0=01状态,使右移操作持续进行下去°其移位情况如图题解6, 5, 1所示。
该电路能按固定的时序输出低电平脉冲,是一个四相时序脉冲产生电路。
-JT AAA TL幺I15、状态方程为儿⑷儿個)X(O24、解:74HC194功能由S1S0控制。
数字电子技术题目第六章
数字电子技术题目第六章第六章脉冲波形的变换与产生一.填空题1.用555构成的多谐振荡器如图所示,则其振荡频率为f=Hz,占空比q=2.用555构成的多谐振荡器如图所示,则其振荡频率为f=Hz,占空比q=。
3.用555构成的多谐振荡器如图4所示,其中R1=2kΩ,R2=2kΩ,C=10μF,则其振荡频率为f=Hz,占空比q=4.用555定时器构成的多谐振荡器如图2所示,其中R=80kΩ,C=100μF,则输入信号为(选择“高电平”还是“低电平”)时,灯泡L亮;灯泡亮的时间为秒。
二.简答题&计算题1.已知555定时器组成的单稳态触发器如图4所示,试画出电容器上电压波形vc和输出端vo的波形,并计算暂稳态的脉冲宽度。
其中R=10kΩ,C=10μF,要求写出分析计算过程。
uc2.已知如图4所示555定时器组成的施密特触发器中,VCC=9V,试画出输出端vo的波形,要求写出分析计算过程。
3.已知555定时器组成的单稳态触发器如图7所示,试画出电容器上电压波形vc和输出端vo 的波形,并计算脉冲宽度tw。
其中R=20kΩ,C=10μF,要求写出分析计算过程。
uc4.已知如图8所示555定时器组成的施密特触发器中,VCC=9V,试画出输出端vo的波形,要求写出分析计算过程。
(5分)答案一.填空题4.76,2/32.86,3/523.8,2/3低电平,8.8s二.简答题&计算题1.解:tW=1.1RC=1.1×10×103×10×10-6=0.11s2.解:∵∴∴………2分3.解:tW=1.1RC=1.1×20×103×10×10-6=0.22s4.解:∵∴∴。
数字电子技术第6章自测练习及习题解答
自测练习(6.1)1.4位寄存器需要()个触发器组成。
2.图6-1中,在CP()时刻,输入数据被存储在寄存器中,其存储时间为()。
3.在图6-4中,右移操作表示数据从()(FF0,FF3)移向(FF0,FF3)。
4.在图6-7中,当/SHIFT LOAD为()电平时,寄存器执行并行数据输入操作;5.74LS194的5种工作模式分别为()。
6.74LS194中,清零操作为()(同步,异步)方式,它与控制信号S1、S1()(有关,无关)。
7.74LS194中,需要()个脉冲可并行输入4位数据。
8.74LS194使用()(上边沿,下边沿)触发。
9.为了将一个字节数据串行移位到移位寄存器中,必须要()个时钟脉冲。
10.一组数据10110101串行移位(首先输入最右边的位)到一个8位并行输出移位寄存器中,其初始状态为11100100,在两个时钟脉冲之后,该寄存器中的数据为:(a)01011110 (b)10110101 (c)01111001 (d)001011011.42.上升沿,1个CP周期3.FF0,FF34.低5.异步清零,右移,左移,保持,并行置数6.异步,无关7.18.上边沿9.810.(c)01111001自测练习(6.2)1.为了构成64进制计数器,需要()个触发器。
2.2n进制计数器也称为()位二进制计数器。
3.1位二进制计数器的电路为()。
4.使用4个触发器进行级联而构成二进制计数器时,可以对从0到()的二进制数进行计数。
5.如题5图中,()为4进制加法计数器;()为4进制减法计数器。
题5图(a)Q0 Q1CP 111J>C1 FF01K1J>C1 FF11K题5图(b )6.一个模7的计数器有( )个计数状态,它所需要的最小触发器个数为( )。
7.计数器的模是( )。
(a )触发器的个数(b )计数状态的最大可能个数(b )实际计数状态的个数 8.4位二进制计数器的最大模是( )。
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第六章(选择、判断共30题)
一、选择题
1.同步计数器和异步计数器比较,同步计数器的显著优点是 。
A.工作速度高
B.触发器利用率高
C.电路简单
D.不受时钟C P 控制。
2.把一个五进制计数器与一个四进制计数器串联可得到 进制计数器。
A.4
B.5
C.9
D.20
3.下列逻辑电路中为时序逻辑电路的是 。
A.变量译码器
B.加法器
C.数码寄存器
D.数据选择器
4. N 个触发器可以构成最大计数长度(进制数)为 的计数器。
A.N
B.2N
C.N 2
D.2N
5. N 个触发器可以构成能寄存 位二进制数码的寄存器。
A.N -1
B.N
C.N +1
D.2N
6.五个D 触发器构成环形计数器,其计数长度为 。
A.5
B.10
C.25
D.32
7.同步时序电路和异步时序电路比较,其差异在于后者 。
A.没有触发器
B.没有统一的时钟脉冲控制
C.没有稳定状态
D.输出只与内部状态有关
8.一位8421B C D 码计数器至少需要 个触发器。
A.3
B.4
C.5
D.10
9.欲设计0,1,2,3,4,5,6,7这几个数的计数器,如果设计合理,采用同步
二进制计数器,最少应使用 级触发器。
A.2
B.3
C.4
D.8
10.8位移位寄存器,串行输入时经 个脉冲后,8位数码全部移入寄存器中。
A.1
B.2
C.4
D.8
11.用二进制异步计数器从0做加法,计到十进制数178,则最少需要 个触发
器。
A.2
B.6
C.7
D.8
E.10
12.某电视机水平-垂直扫描发生器需要一个分频器将31500H Z 的脉冲转换为60H Z
的脉冲,欲构成此分频器至少需要 个触发器。
A.10
B.60
C.525
D.31500
13.某移位寄存器的时钟脉冲频率为100K H Z ,欲将存放在该寄存器中的数左移8位,
完成该操作需要 时间。
A.10μS
B.80μS
C.100μS
D.800m s
14.若用J K 触发器来实现特性方程为AB Q A Q n 1n +=+,则J K 端的方程为 。
A.J =A B ,K =B A +
B.J =A B ,K =B A
C.J =B A +,K =A B
D.J =B A ,K =A B
15.要产生10个顺序脉冲,若用四位双向移位寄存器CT74LS194来实现,需要 片。
A.3
B.4
C.5
D.10
16.若要设计一个脉冲序列为1101001110的序列脉冲发生器,应选用 个触发器。
A.2
B.3
C.4
D.10
二、判断题(正确打√,错误的打×)
1.同步时序电路由组合电路和存储器两部分组成。
()
2.组合电路不含有记忆功能的器件。
()
3.时序电路不含有记忆功能的器件。
()
4.同步时序电路具有统一的时钟CP控制。
()
5.异步时序电路的各级触发器类型不同。
()
6.环形计数器在每个时钟脉冲CP作用时,仅有一位触发器发生状态更新。
()
7.环形计数器如果不作自启动修改,则总有孤立状态存在。
()
8.计数器的模是指构成计数器的触发器的个数。
()
9.计数器的模是指对输入的计数脉冲的个数。
()
10.D触发器的特征方程Q n+1=D,而与Q n无关,所以,D触发器不是时序电路。
()11.在同步时序电路的设计中,若最简状态表中的状态数为2N,而又是用N级触发器来实现其电路,则不需检查电路的自启动性。
()
12.把一个5进制计数器与一个10进制计数器串联可得到15进制计数器。
()13.同步二进制计数器的电路比异步二进制计数器复杂,所以实际应用中较少使用同步二进制计数器。
()
14.利用反馈归零法获得N进制计数器时,若为异步置零方式,则状态S N只是短暂的过渡状态,不能稳定而是立刻变为0状态。
()
三、填空题
1.寄存器按照功能不同可分为两类:寄存器和寄存器。
2.数字电路按照是否有记忆功能通常可分为两类:、。
3.由四位移位寄存器构成的顺序脉冲发生器可产生个顺序脉冲。
4.时序逻辑电路按照其触发器是否有统一的时钟控制分为时序电路和时序电路。
第六章答案
1.A 2 D 3 C 4 D 5 B 6 A 7 B 8 B 9 B 10 D 11 D 12 A 13 B 14AB 15 A 16C
1.√
2.√
3. ×
4.√
5.×
6.×
7.√
8.×
9.× 10.×
11.√ 12.× 13.× 14.√
1移位数码 2 组合逻辑电路时序逻辑电路 3 4 4 同步异步。