智能信号发生器

基于FPGA与单片机的信号发生器陈岳武张人熙周志武吴景森0919013402 0919013412 0919013421 0919013432指导老师：谭刚林老师苏宏艮老师【摘要】在信号发生器的设计中,传统的用分立元件或通用数字电路元件设计电子线路的方法设计周期长,花费大,可移植性差。

本设计可以产生100Hz到10MHz 的任意波及正弦波、方波、三角波，矩形波，锯齿波等常规的函数信号；信号具有频率切换时间短、频率分辨率高，使用单片机灵活的控制能力与FPGA器件的高性能、高集成度相结合，克服了传统DDS设计中的不足，并且有良好的人机对话界面，只要通过按键设置就能得到所需要的信号，可以在不改变硬件平台的情况下, 随时对信号源系统进行重构或升级, 使得应用非常灵活和方便。

【关键字】单片机；FPGA；D/A；信号发生器前言信号源作为一种基本的电子设备在通信、雷达、导航、测量、科研及教学等领域, 有着广泛的应用。

特别是任意波形发生器, 由于其可以产生用户所需的各种实际信号, 使得用户以前需要在现场进行的调试,现在可以在实验室进行, 大大缩短了研发及现场安装的进度。

目前, 直接数字频率合成技术以其能输出各种波形, 并且具有频率分辨率高、转变速度快、输出相位连续、相位噪声低、可编程和全数字化、便于集成等突出优点成为中高档信号源发展的主流。

因此, 本文介绍了一种基于单片机与FPGA的波形发生器,核心技术是直接数字频率合成.FPGA集成了固定分频器、单片通信模块、波形合成器及波形选择等模块,其输出的8位数据通过D/A转换并经功率放大后即得所需波形.单片机控制键盘与显示模块,提供了良好的人机界面.经过设计和电路测试,系统能产生正弦波、三角波、方波、梯形波和锯齿等波形，控制灵活,输出波形性能良好设计了具有良好人机交互的信号源面板。

用户可以方便快捷地编辑出所需的各种波形输出。

一、系统组成及方案论证与比较本系统系统设计主要包括四大部分：单片机主控模块，FPGA多路信号发生模块，LCD显示模块、D/A转换等模块。

系统构成如下图所示：二、设计思想：利用单片机强大的控制能力和FPGA灵活的编程风格迫使本设计的产生，单片机控制信号的发生与选择，实现信号频率的调节，并通过LCD实时显示当前信号的名称与频率，FPGA负责各种信号的产生，在此设计中它能产生方波、正弦波、三角波、梯形波、锯齿波等几种常见波形的二进制数，然后将此数据送入D/A 转换模块，转换出所需要的波形，并且考虑设计的实用性，增加了后级输出处理，使输出信号更稳定，大大增强了抗干扰能力。

三、各模块方案论证:（一）显示模块方案方案一：采用数码管显示。

该方案具有程序简单，显示速度快等特点。

但数码管显示需要外加驱动芯片，且只能显示数字。

方案二：采用LCD1602显示。

1602内部集成有显示芯片，可以识别英文字母、阿拉伯数字和日语片假名；1602并口传输速度较快，但只能显示少量汉字，达不到本系统的需求。

方案三：使用基于ST7920的12864汉子图形点阵液晶显示。

LCD12864内置8192个中文汉字（16*16点阵）、128个字符（8*16点阵）及64*256点阵RAM （GDRAM），可采用串并口两种方式传输数据。

该方案显示信息量大，可显示汉字及图形，具有驱动电压低；功耗微小；可靠性高，显示直观大方等优点。

综上所叙，本设计显示模块选用LCD12864液晶显示。

（二）信号发生模块方案一：采用单片机自身产生，因为单片机既要进行按键扫描跟lcd显示驱动，如果又要进行多路信号发生，这样不仅会大大增加单片机的负担，而且产生的信号精度不高，转换速度慢，再者产生信号的频率达不到要求。

方案二：采用FPGA发生，FPGA可以进行并行处理，反应速度快，频率可以达到非常高的精度，稳定性也很好，并且可以扩展进行相位调制，只是价格较单片机贵，但是也有性价比高的FPGA，如lattice公司的FPGA就比较实惠。

如上所述，本设计采用方案二。

三、系统电路设计（一）AVR最小系统电路设计AVR最小系统由ATmega16单片机，ISP下载端口，晶振，复位电路及电源等组成。

ATmega16是基于增强的AVR RISC结构的低功耗8位CMOS微控制器。

其数据吞吐率高达 1MIPS/MHz，具有高性能，低功耗的特点。

本设计采用ATmega16不仅因为他它有这些显著的特点，而且他的工作电压也是3.3V，与fpga的供电电压通用，他们IO口的高低电平兼容图1-1 最小系统原理图（二）FPGA内部电路设计任意信号发生器的系统顶层电路如图所示。

其中，CLK为输入时钟脉冲，时钟上升沿有效；CLR为复位清零信号，当信号高电平有效时，系统即时恢复为初始状态；SEL[2…0]为输出选择信号，该信号的不同取值对应正弦波、三角波、梯形波、方波和锯齿波五种种不同波形输出；clk_contrl[3..0]为频率控制，单片机通过此口控制输出信号的频率，Q[7…0]为输出信号，根据输出函数选择信号 SEL[2.0]的取值输出相应的波形。

顶层原理图设计如下：（三）D/A 模块电路设计AD7302是AD 公司生产的一种包含两路电压输出且功耗低的8位并行D/A 转换器。

AD7302采用较宽范围的单电源供电方式工作，其片上两个精密的输出缓冲放大器都允许DAC 轨对轨输出；片上高速的输入寄存器和DAC 寄存器构成了双缓冲结构，且通过芯片引脚控制选通，使AD7302与单片机的接口简单，并能在两路DAC 同时工作时实现两路DAC 的同布转换输出；两路DAC 完全独立，并通过芯片引脚控制选择；即可使用片内电压基准，也可外接电压基准，在本设计中只使用了一路DA 转换，并且采用直通方式。

AD7302模块电路（四）后级电路处理如下电路是后级处理电路的主要部分，是利用放大集成电路LM324做的一个射级跟随器，主要为了使输出信号更稳定，抗干扰能力更强，其中电容和电阻主要是隔离直流信号，因为本设计产生的频率都比较高，所以可以用电容隔离以减小直流信号的影响，其次射级跟随器起到了阻抗变换的作用，提高了带负载能力，在实际应用中更方便可靠（五）其它相关电路与本设计有关的电路还有液晶显示模块电路和电源电路，这两个电路都比较常见，电源是采用LM2596和1117-3.3集成芯片设计的开关电源，分别为系统电路提供5V和3.3V的电压，下面分别是这两个模块的电路原理图，具体设计原理在这里不做详细介绍四、系统程序设计（一）程序功能简介:系统通过程序设计实现的主要功能有：①按键扫描②LCD12864的驱动③多路信号的发生与选择按键扫描提供了输入平台，可方便用户通过按键随心所欲的操作，LCD提供了良好的人机接口，使用户在操作过程中有一个良好的人机对话界面，多路信号的发生是本设计的核心，它是本设计成败的关键，有了它才有后级电路，才有波形的输出！（二）单片机主函数流程图初始化判断有无按键按下？模式设置？返回模式单片机通过扫描按键，选择用户所需要的模式，调整所需信号的频率与所需信号的类型，然后进行频率调整，频率调整是通过控制单片机PA的四个IO口线，然后FPGA根据IO口线的高低电平在内部进行不同的分频，然后根据PB口的3个IO口线的值控制FPGA产生需要的信号，并且同时控制LCD屏实时显示产生信号的频率，并能显示调整信号频率和选择模式的全过程，为本设计提供了良好的人机接口。

（三）FPGA信号发生流程图初始化模式为？产生正弦信号空闲模式模式为？模式为？模式为？模式为？模式为？产生三角波信号产生梯形信号产生方波信号产生锯齿波信号FPGA根据单片机PA口的IO值选择信号发生模式，根据PB口的IO值控制发生信号的频率，其中FPGA的主时钟为50M，通过PLL倍频到1000M，然后根据IO口线的值分频产生所需要的频率，本设计产生信号频率为100HZ到10MHZ，在高频段产生的频率精确度还不够高，但仍能达到设计的初衷要求五、程序清单（一）正弦波函数发生模块的VHDL语言：LIBRARY IEEE;——加载库文件USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;USE IEEE.STD_LOGIC_ARITH.ALL;ENTITY SIN IS ——定义实体PORT(CLK,CLR:IN STD_LOGIC;Q:OUT STD_LOGIC_VECTOR(7 DOWNTO 0));END SIN;ARCHITECTURE rtl OF sin ISBEGINPROCESS(CLK,CLR)——启动进程VARIABLE TMP:INTEGER RANGE 0 TO 63;——定义整数型变量BEGINIF CLR='1' THEN ——复位清零Q<="00000000";ELSIF CLK'EVENT AND CLK ='1'THENIF TMP=63 THENTMP:=0;ELSETMP:=TMP+1;——整数计数END IF;——将正弦函数对应的映射为二进制数CASE TMP ISWHEN 0=>Q<=conv_std_logic_vector(255,8);WHEN 1=>Q<=conv_std_logic_vector(254,8);WHEN 2=>Q<=conv_std_logic_vector(252,8);WHEN 3=>Q<=conv_std_logic_vector(249,8);WHEN 4=>Q<=conv_std_logic_vector(245,8);WHEN 5=>Q<=conv_std_logic_vector(239,8);WHEN 7=>Q<=conv_std_logic_vector(225,8); WHEN 8=>Q<=conv_std_logic_vector(217,8); WHEN 9=>Q<=conv_std_logic_vector(207,8); WHEN 10=>Q<=conv_std_logic_vector(197,8); WHEN 11=>Q<=conv_std_logic_vector(186,8); WHEN 12=>Q<=conv_std_logic_vector(174,8); WHEN 13=>Q<=conv_std_logic_vector(162,8); WHEN 14=>Q<=conv_std_logic_vector(150,8); WHEN 15=>Q<=conv_std_logic_vector(137,8); WHEN 16=>Q<=conv_std_logic_vector(124,8); WHEN 17=>Q<=conv_std_logic_vector(112,8); WHEN 18=>Q<=conv_std_logic_vector(99,8); WHEN 19=>Q<=conv_std_logic_vector(87,8); WHEN 20=>Q<=conv_std_logic_vector(75,8); WHEN 21=>Q<=conv_std_logic_vector(64,8); WHEN 22=>Q<=conv_std_logic_vector(53,8); WHEN 23=>Q<=conv_std_logic_vector(43,8); WHEN 24=>Q<=conv_std_logic_vector(34,8); WHEN 25=>Q<=conv_std_logic_vector(26,8); WHEN 26=>Q<=conv_std_logic_vector(19,8); WHEN 27=>Q<=conv_std_logic_vector(13,8); WHEN 28=>Q<=conv_std_logic_vector(8,8); WHEN 29=>Q<=conv_std_logic_vector(4,8); WHEN 30=>Q<=conv_std_logic_vector(1,8); WHEN 31=>Q<=conv_std_logic_vector(0,8); WHEN 32=>Q<=conv_std_logic_vector(0,8); WHEN 33=>Q<=conv_std_logic_vector(1,8); WHEN 34=>Q<=conv_std_logic_vector(4,8); WHEN 35=>Q<=conv_std_logic_vector(8,8); WHEN 36=>Q<=conv_std_logic_vector(13,8); WHEN 37=>Q<=conv_std_logic_vector(19,8); WHEN 38=>Q<=conv_std_logic_vector(26,8); WHEN 39=>Q<=conv_std_logic_vector(34,8); WHEN 40=>Q<=conv_std_logic_vector(43,8); WHEN 41=>Q<=conv_std_logic_vector(53,8); WHEN 42=>Q<=conv_std_logic_vector(64,8); WHEN 43=>Q<=conv_std_logic_vector(75,8); WHEN 44=>Q<=conv_std_logic_vector(87,8); WHEN 45=>Q<=conv_std_logic_vector(99,8); WHEN 46=>Q<=conv_std_logic_vector(112,8); WHEN 47=>Q<=conv_std_logic_vector(124,8); WHEN 48=>Q<=conv_std_logic_vector(137,8); WHEN 49=>Q<=conv_std_logic_vector(150,8);WHEN 51=>Q<=conv_std_logic_vector(174,8);WHEN 52=>Q<=conv_std_logic_vector(186,8);WHEN 53=>Q<=conv_std_logic_vector(197,8);WHEN 54=>Q<=conv_std_logic_vector(207,8);WHEN 55=>Q<=conv_std_logic_vector(217,8);WHEN 56=>Q<=conv_std_logic_vector(225,8);WHEN 57=>Q<=conv_std_logic_vector(233,8);WHEN 58=>Q<=conv_std_logic_vector(239,8);WHEN 59=>Q<=conv_std_logic_vector(245,8);WHEN 60=>Q<=conv_std_logic_vector(249,8);WHEN 61=>Q<=conv_std_logic_vector(252,8);WHEN 62=>Q<=conv_std_logic_vector(254,8);WHEN 63=>Q<=conv_std_logic_vector(255,8); WHEN OTHERS=>NULL;END CASE ;END IF;END PROCESS;END rtl;（二）三角波函数发生模块的 VHDL源程序如下：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY DELTA ISPORT(CLK ,CLR:IN STD_LOGIC;Q:OUT STD_LOGIC_VECTOR(7 DOWNTO 0));END DELTA;ARCHITECTURE rtl OF DELTA ISBEGINPROCESS(CLK,CLR)--启动进程VARIABLE TMP:STD_LOGIC_VECTOR(7 DOWNTO 0); VARIABLE TAG:STD_LOGIC;BEGINIF CLR='1'THEN --复位清零TMP:="00000000";ELSIF CLK'EVENT AND CLK='1'THENIF TAG='0'THEN ——加法计数IF TMP="11111110"THEN ——加法计数器满TMP:="11111111";TAG:='1'; ——下一个时钟周期开始减法计数ELSETMP:=TMP+1;——加1操作END IF;ELSEIF TMP="00000001"THEN ——减法计数器满TMP:="00000000";TAG:='0';——下一时钟周期开始加法计数ELSETMP:=TMP-1;——减1操作END IF;END IF;END IF;Q<=TMP;END PROCESS;END rtl;（三）梯形波函数发生模块的VHDL语言：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY ladder ISPORT(CLK,CLR:IN STD_LOGIC;Q: OUT STD_LOGIC_VECTOR(7 DOWNTO 0) );END ladder;ARCHITECTURE rtl OF ladder ISBEGINPROCESS(CLK,CLR) ——启动进程VARIABLE TMP: STD_LOGIC_VECTOR(7 DOWNTO 0);VARIABLE TAG: STD_LOGIC;BEGINIF CLR='1' THEN ——复位清零TMP:= "00000000";ELSIF CLK'EVENT AND CLK='1' THENIF TAG='0' THENIF TMP="11111111" THENTMP:="00000000";TAG:='1';ELSETMP:=TMP+16; ——实现梯行波TAG:='1';END IF;ELSETAG:='0';END IF;END IF;Q<=TMP;END PROCESS;END rtl;方波函数发生模块的VHDL源程序如下：LIBRARY IEEE;——加载库文件USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY square ISPORT(CLK,CLR:IN STD_LOGIC;Q:OUT STD_LOGIC_VECTOR(7 DOWNTO 0));END square;ARCHITECTURE rtl OF square ISSIGNAL TAG:STD_LOGIC;BEGINPROCESS(CLK,CLR)——启动进程VARIABLE CNT:INTEGER RANGE 0 DOWNTO 63; BEGINIF CLR='1'THENTAG<='0';ELSIF CLK'EVENT AND CLK='1'THENIF CNT<63 THEN ——时钟计数CNT:=CNT+1;ELSE ——时钟计数满，输出翻转CNT:=0;TAG<=NOT TAG;END IF;END IF;END PROCESS;——给输出信号赋值PROCESS(CLK,TAG)BEGINIF CLK'EVENT AND CLK='1'THENIF TAG='1'THENQ<="11111111";ELSEQ<="00000000";END IF;END IF;END PROCESS;END rtl;（四）锯齿波函数发生模块的VHDL源程序如下：LIBRARY IEEE;——加载库文件USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY increase IS ——定义实体PORT(CLK,CLR:IN STD_LOGIC;Q: OUT STD_LOGIC_VECTOR(7 DOWNTO 0));END increase;ARCHITECTURE rtl OF increase ISBEGINPROCESS(CLK,CLR)——启动进程VARIABLE TMP: STD_LOGIC_VECTOR(7 DOWNTO 0);BEGINIF CLR='1' THEN——信号清零TMP:= "00000000";ELSIF CLK'EVENT AND CLK='1' THENIF TMP="11111111" THEN ——加法计数器满时，重新计数TMP:="00000000";ELSETMP:=TMP+1; ——否则加1，实现递增END IF;END IF;Q<=TMP;END PROCESS;END rtl;（五）函数选择模块LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY selecter ISPORT(SEL:IN STD_LOGIC_VECTOR(2 DOWNTO 0);——定义选择信号D0,D1,D3,D4,D5:IN STD_LOGIC_VECTOR(7 DOWNTO 0);Q:OUT STD_LOGIC_VECTOR(7 DOWNTO 0) );END selecter;ARCHITECTURE rtl OF selecter ISBEGINPROCESS(SEL) ——启动进程BEGIN ——选择译码CASE SEL ISWHEN "000"=>Q<=D0;WHEN "001"=>Q<=D1;WHEN "010"=>Q<=D2;WHEN "011"=>Q<=D3;WHEN "100"=>Q<=D4;WHEN "101"=>Q<=D5;WHEN OTHERS=>NULL;END CASE ;END PROCESS;END rtl;（六）单片机驱动程序//12864并口驱动程序包/*-------------------------------------------------开发环境：ICC AVR程序功能：12864并口驱动程序包可直接调用接口说明：12864的RS接PC0，RW接PC1，EN接PC2，PSB接PC3，RST接PC5 PA口接12864的并口--------------------------------------------------*/#include <iom16v.h>#include <macros.h>#define uchar unsigned char#define uint unsigned int#define RS_0 PORTC &= ~(1 << PC0) //RS为0#define RS_1 PORTC |= (1 << PC0) //RS为1#define RW_0 PORTC &= ~(1 << PC1) //RW为0#define RW_1 PORTC |= (1 << PC1) //RW为1#define EN_0 PORTC &= ~(1 << PC2) //EN为0#define EN_1 PORTC |= (1 << PC2) //EN为1#define PSB_0 PORTC &= ~(1 << PC3) //PSB为0#define PSB_1 PORTC |= (1 << PC3) //PSB为1//串/并方式控制,高电平为并行方式,低电平为串行方式#define RST_0 PORTC &= ~(1 << PC5) //RST为0#define RST_1 PORTC |= (1 << PC5) //RST为1/********以下是函数声明********/void delay_us(unsigned int n);void Delay_ms(uint xms) ;uchar lcd_busy(void);void lcd_wcmd(uchar cmd);void lcd_wdat(uchar dat) ;void lcd_clr(void) ;void lcd_init(void) ;void LocateXY(uchar x,uchar y) ;void LCD_write_str(uchar x,uchar y, uchar *s);/********us延时函数********/void delay_us(unsigned int n){if (n == 0)return ;while (--n);}/********ms延时函数********/void Delay_ms(uint xms){int i,j;for(i=0;i<xms;i++){ for(j=0;j<1140;j++) ; }}/********以下是LCD忙碌检查函数********/uchar lcd_busy() {uchar result;DDRA=0X00;//端口A设为输入RS_0;RW_1;EN_1;delay_us(40);result = PINA&0x80; //读入PB7口，为高电平则忙EN_0;return result;}/********以下是写指令寄存器IR函数********/void lcd_wcmd(uchar cmd) { DDRA=0xff; //PA设为输出// while(lcd_busy()); RS_0;RW_0;EN_0;PORTA=cmd;//向PA口输出命令delay_us(40);EN_1;delay_us(40); EN_0;}/********以下是写寄存器DR函数********/void lcd_wdat(uchar dat) { DDRA=0xff; //PA设为输出// while(lcd_busy()); RS_1;RW_0;EN_0;PORTA= dat;//向PA口写入数据delay_us(40);EN_1;delay_us(40);EN_0;/********以下是LCD清屏函数********/void lcd_clr() { lcd_wcmd(0x01); //清除LCD的显示内容Delay_ms(5); }/********以下是LCD初始化函数********/void lcd_init() { PSB_1; //设置为并口方式RST_0; //液晶复位Delay_ms(3);RST_1;Delay_ms(3);lcd_wcmd(0x34); //扩充指令操作Delay_ms(5);lcd_wcmd(0x30); //基本指令操作Delay_ms(5);lcd_wcmd(0x0C); //显示开，关光标Delay_ms(5);lcd_wcmd(0x01); //清除LCD的显示内容Delay_ms(5);}/********光标定位函数,x为显示列，y为显示行********/void LocateXY(uchar x,uchar y){if (y==0) {lcd_wcmd(0x80 + x);} //第0行else if (y==1) {lcd_wcmd(0x90 + x);} //第1行else if(y==2) {lcd_wcmd(0x88 + x);} //第2行else if(y==3) {lcd_wcmd(0x98 + x);} //第3行}/********显示屏字符串写入函数,x为显示列，y为显示行********/void LCD_write_str(uchar x,uchar y,uchar *s){LocateXY(x,y);//定位光标位置while (*s) //如果没结束{lcd_wdat( *s); //写字符s ++; //指向下一字符}}【1】刘建清，孙保书，李凤伟等。