数字集成电路必备考前复习总结

3、输出阻抗小，稳态时在输出和 对噪声和干扰不敏感
VDD 或 GND 之间总存在一条具有有限电阻的通路，
4、输入阻抗高，不消耗直流输入电流，理论上可以驱动无限多个门
5、不考虑泄露功耗的情况下，没有静态功耗（ CMOS 取代 NMOS 的原因）
4、 CMOS 反相器静态特性
开关阈值： 定义为 VM=Vout 的点，在这一区域由于 VGS=VDS，上管下管都是饱和的（长沟
传播延时性能优化设计： 减小负载电容（自身扩散电容，连线电容，扇出电容） 加大晶体管尺寸 优点：增加了驱动能力（增大充放电电流，降低导通电阻） 缺点：扩散电容增大，从而使负载电容增大 栅电容增加，使前一级的扇出电容增加 提高电源电压 缺点： VDD 增加到一定程度，对延时的优化效果不明显 功耗增加 出于可靠性烤炉， VDD 具有严格的上限
正比于产量
一阶 RC网路传播延时：正比于此电路下拉电阻和负载电容所形成的时间常数
功耗： emmmm 自己算
4、 EDA设计流程
IP 设计
系统设计（ SystemC）
模块设计（ verilog ） 综合
版图设计 (.ICC)
电路级设计（ .v 基本不可读）
综合过程中用到的文件类型 (都是 synopsys 版权 )：
输出低电平时有静态功耗， 适合大多数情况下输出为高电平的情况， 译码电路
如存储器的地址
14、有比逻辑（ DCVSL——差分串联电压开关逻辑） 输入具有互补形式同时产生互补输出，消除了反相信号所需要额外反相器 输出节点电容小 (和伪 NMOS 相同 ) 反馈机制保证了能够关断不需要的负载器件 消除静态功耗 (增加了转换功耗 )
才能用）
逐级加大晶体管尺寸 ，使影响最大的晶体管电容最小 （但可能会使版图设计复杂， 晶体
管间距不得不加大，导致内部电容增加）
重新安排输入 （定义： 外层输入： 接近电源或地的输入， 内层输入： 接近输出端的输入，
最迟到达的输入信号应当作为内层输入（放在接近输出端处）以避免多次延时）
重组逻辑结构： 延时与扇入的平方关系使得输入太多时反转变得极慢，
例如： 在互 补 CMOS结构
中， NANF 门比 NOR 门好。
② 逻辑链中当各级的努力延时 （ h）相同并且接近等于 4 时，整个逻辑链路径 的延时最快。
采用“较少”级数（逻辑门的数目较少）时，逻辑链未必最
快；采用“大尺寸”逻辑门时，
逻辑链未必最快，却会增加面积和功耗。
③ 逻辑链的路径总延时对于级数偏高 “最优级数” 的敏感程度不大。 使每级 的努力延时稍
反相器链的性能优化： 要求每一级的尺寸时与其相邻前后两个反相器尺寸的几何平均数 （ Cg 为输入的栅电容）
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5、反相器功耗分析（感觉好像都会，回头扫一眼就成，还有能连延时积啥的） 动态功耗：对负载电容充电和放电造成的功耗 短路功耗：开关过程中电源和地之间顺吉纳的直流通路造成的功耗 静态功耗：稳定输出高电平或低电平时的直流功耗，漏电流造成
L、 W、 VDS有关
短沟效应（漏端感应势垒降低（ DIBL））：电压控制耗尽区宽度， VDS 提高将会导致
势垒降低，甚至过高的 VDS将会导致源漏短路，称为源漏穿流
窄沟效应：沟道耗尽区并不立即在晶体管边沿终止， 而是会向绝缘场氧下面延伸一些，
栅电压必须维持这一额外的耗尽电荷才能建立一条导电沟道，在
e.g.
6、互补 CMOS 尺寸设计 ：为了使 NAND 网的下拉延时与最小尺寸的反相器相同， 联网络中的 NMOS 器件必须设计成两倍宽（同样功能晶体管电容减半），以使 网络的等效电阻与反相器相同而 PMOS 器件可以维持不变。
在 PDN 串 NAND 下拉
7、互补 CMOS 大扇入时的设计技巧 ： 调整（加大）晶体管尺寸 （减小电阻但增大了电容， 还会给前级加大负载， 只有当 CL>>Cint
Digital IC：数字集成电路是将元器件和连线集成于同一半导体芯片上而制成的数字逻辑电路 或系统 第一章 引论
1、数字 IC 芯片制造步骤 设计：前端设计 （行为设计、 体系结构设计、 结构设计） 、后端设计 （逻辑设计、 电路设计、 版图设计）
制版：根据版图制作加工用的光刻版 制造：划片：将圆片切割成一个一个的管芯（划片槽） 封装：用金丝把管芯的压焊块（ pad）与管壳的引脚相连 测试：测试芯片的工作情况
W 值较小时将会引
起阈值电压升高
亚阈值导通： 在 VGS接近甚至略小于 VT 时， ID 仍然存在 热载流子效应：
原因： 小尺寸器件中的强电场引起高能热电子与晶格碰撞产生电子空穴对，
引起衬底
电流；电子在强总校电厂的作用下穿过栅氧，引起栅电流。 影响：改变阈值电压、使器件参数变差，特性不稳，电路失效；衬底电流引起噪声以
ξ C取决于掺杂浓度和外加的垂直电场强度 器件在 VDS达到 VGS --VT 之前就已经进入饱和状态，所以与相应的长沟道器件相比，短 沟道器件饱和区范围更大
反面整理 P63 3.3.2 静态状态下的 MOS 晶体管相关参数以及公式（尤其是速度饱和）
4、 MOS 管二阶效应
阈值变化 ：随着器件尺寸的缩小，阈值电压变成与
—— SoC发展的模式
3、 数字 IC 的质量评价标准（重点：成本、延时、功耗，还有能量啦可靠性啦驱动能力啦 之类的）
NRE (Non-Recurrent Engineering) 成本 设计时间和投入，掩膜生产，样品生产 一次性成本
Recurrent 成本 工艺制造（ silicon processing），封装（ packaging），测试（ test ）
倍）无关
f-等效扇出 （fanout ）：
又称为“电气努力” ，对于反相器， 有
尺寸计算：并联不变，串联乘以串联的次数。 g=（ P 网输入管平均尺寸 +N 网输入管平均尺寸） /3 （输入电容之比）
努力与延时及尺寸关系的具体计算见书
对组合逻辑链性能优化的小结
① 逻辑努力的概念可以用来快速比较各种电路结构的延时特性。
可以相互转化
.db （不可读）
.lib （可读）
加了功耗信息
.sdb 第二章 器件基础 1、保护 IC 的输入器件以抗静电荷（
.slib ESD 保护）
2、长沟道器件电压和电流的关系：
3、短沟道器件电压和电流关系 速度饱和：当沿着沟道的电场达到临界值 之间的碰撞）而趋于饱和。
ξ C 时，载流子的速度由于散射效应（载流子
2、数字 IC 的设计方法 分层设计思想： 每个层次都由下一个层次的若干个模块组成， 模块分别进行建模与验证
自顶向下 每个层次、每个
SoC 设计方法： IP 模块（硬核（ Hardcore)、软核（ Softcore)、固核（ Firmcore ））与设计复
用
Foundry （代工）、 Fabless（芯片设计）、 Chipless（ IP 设计）“三足鼎立”
短沟分为速度饱和和普通饱和），使通过两个晶体管的电流相等即可得到
Байду номын сангаас
VM 的解析表
达式，推导过程见书上 P134，反面自己推导一遍。
噪声容限 [VIL，VIH]：根据定义，是反相器增益为 -1 时的输入，但是太难算了，就用了线
性近似，推导过程见书上 P136，反面自己推导一遍。
5、 CMOS 反相器动态特性 电容： 巴拉巴拉巴拉巴拉一堆公式反正感觉没啥用 传播延时： 在输入和输出反转的 50%之间的时间， 正比于这个电路的下拉电阻和负载电 容所形成的时间常数
大于 4 可减少面积与功耗，但速度减慢不多。但当每级的努
力延时大于 6~8 时，速度会明
显变慢。 ④ 当单个逻辑门的输入数目增多时， 它的逻辑努力也增大， 一般限制单个逻 辑门的输入数 目为 4 个。当输入数超过 4 时，一般需要把这个复杂门分解成 多级的简单门
9、互补 CMOS 的功耗优化 逻辑门的翻转受拓扑结构和信号时序的影响
可以将多输入转
化为多级
插入缓冲器隔离扇入与扇出 （减小电容减小时间常数） 8、组合逻辑链的性能优化 首先我们明确一个概念： 驱动能力 （带负载能力）就是输出电阻，越小越强
反相器延时：
一般逻辑门的延时：
p-（归一化）本征延时：本征延时与门的类型有关，但它与门的尺寸 无关
（晶体管宽度的加倍）
g-逻辑努力（ logical effort ）：对于给定的 负载，一个门的输入电容和与它具有相同输出电 流的反相器的输入电容的比。 逻辑努力与门的类型有关， 但它与门的尺寸 （晶体管宽度的加
及动态节点漏电。
处理方法： LDD（ lightly doped drain ）: 在源漏区与沟道间加一段电阻率较高的轻掺杂
区。可以减小热载流子效应， 增大源漏端耐压范围， 但是轻掺杂区会导致器件跨导减 小，漏源电流减小 闩锁效应： 寄生双极型晶体管互相提供基极电流，正反馈至短路
第三章 互连线
1、 MOS IC 的三层互连线 上层金属互连线
翻转概率 毛刺引起虚假翻转
降低光开关活动性的方法 逻辑重组 输入排序（ 推迟具有较高翻转率的信号）
减少资源的分时复用 均衡信号路径减少毛刺
10、有比逻辑 目的：减少互补 CMOS 中的器件数 方法： 不用 PDN 和 PUN 组合， 而用 NMOS 的 PDN 实现逻辑功能， 用简单负载器件实现 上拉 缺点：降低了稳定性、增加功耗
2）得到较大的 NML， VOL 要低 => (W/L)n / (W/L)p 大，负载 PMOS 管要小 3）减小 tpLH， 负载 PMOS 管要大 4）1），2）和 3）矛盾，速度快的门消耗更多的静态功耗，且会减小噪声容限。 用伪 NMOS 设计大扇入的复合门具有吸引力的原因：