简易频率计设计

输入信号频率模块（可任意改变）
顶层原理图


引脚设定 片选引脚： pin195 ，pin197，pin199 数码管：pin187， pin185， pin183， pin181， pin176， pin174， pin171， clk：pin31---50MHZ rst：pin74
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LOCK功能模块
管上显示输出的相应数值。 4片选模块（SEL) 设计要求：产生数码管的片选信号，将测 量值送到相应的数码管上显示。
5显示模块（DISP) 设计要求：将计数值转换成相应的能在七 段数码管上显示的值
loc
部分代码如下 片选模块
1
部分代码如下 片选模块
1
显示模块
锁存模块（LOCK)
三、实验原理
采用一个标准的基准时钟，在单位时间（1秒）里对被测信号 的脉冲数进行计数，即为信号的频率。 整个系统分为5个模块：测频信号控制模块，计数模块，32 位锁存器模块。(顶层框图）
待测信号 显 示 模 块
分 50MHZ时钟 频 模 块
计数 模块
锁 存 模 块
片选 模块
1 FEN模块 设计要求 将开发板的系统时钟50MHZ进行分频得 到0.5HZ的时钟频率，为计数模块提供 1s的闸门时间信号，时钟CLK为输入信 号，分频后的结果Q输出。
FEN功能模块
2 计数模块 （CNT10) 设计要求：十进制计数模块用于在单位 时间中对输入信号的脉冲进行计数，该 模块有一时钟使能端ENA，用于锁存计 数值。当高电平时计数允许，低电平时 禁止计数。（由8个CNT10组成）
CNT10功能模块
3锁存模块（LOCK) 设计要求：若已有32位BCD码存在于此模 块的输入口，在信号LOAD的下降沿即被锁 存到lock的内部，并由lock的输出端输出， 再由实验板上的7段译码器译成能在数码
实验7： 简易频率计设计
一、实验目的
1、掌握多个数码管动态扫描显示的原理及设计方法。 2、进一步了解时序电路的设计方法，掌握多位计数器相连的 设计方法。 3、掌握可编程设计的层次化设计方法，能熟练使用原理图方 法从设计工程和库中调用元件，实现各元件的连接。
二、实验内容
设计一个8位频率计，可以测量从1Hz到99999999Hz的信号 频率。并将被测信号的频率在8个数码管上显示出来。
五、实验报告要求
1 画出顶层原理图 2 对照频率计波形图分析电路工作原理 3 写出各功能模块的VHDL语言源程序 4 书写实验报告时应结构合理，层次分明，在分析时注 意语言的流畅。