锁相环关键技术规格
锁相环PLL（PhaseLockedLoop）
锁相环PLL（PhaseLockedLoop）锁相环PLL目前我见到的所有芯片中都含有PLL模块，而且一直不知道如何利用PLL对晶振进行倍频的，这次利用维基百科好好的学习了下PLL 的原理。
1. 时钟与振荡电路在芯片中，最重要的就是时钟，时钟就像是心脏的脉冲，如果心脏停止了跳动，那人也就死亡了，对于芯片也一样。
了解了时钟的重要性，那时钟是怎么来的呢？时钟可以看成周期性的0与1信号变化，而这种周期性的变化可以看成振荡。
因此，振荡电路成为了时钟的来源。
振荡电路的形成可以分两类：1. 石英晶体的压电效应：电导致晶片的机械变形，而晶片两侧施加机械压力又会产生电，形成振荡。
它的谐振频率与晶片的切割方式、几何形状、尺寸有关，可以做得精确，因此其振荡电路可以获得很高的频率稳定度。
2. 电容Capacity的充电放电：能够存储电能，而充放电的电流方向是反的，形成振荡。
可通过电压等控制振荡电路的频率。
2. PLL与倍频由上面可以知道，晶振由于其频率的稳定性，一般作为系统的外部时钟源。
但是晶振的频率虽然稳定，但是频率无法做到很高（成本与工艺限制），因此芯片中高频时钟就需要一种叫做压控振荡器（Voltage Controlled Oscillator）的东西生成了（顾名思义，VCO 就是根据电压来调整输出频率的不同）。
可压控振荡器也有问题，其频率不够稳定，而且变化时很难快速稳定频率。
哇偶，看到这种现象是不是很熟悉？嘿嘿，这就是标准开环系统所出现的问题，解决办法就是接入反馈，使开环系统变成闭环系统，并且加入稳定的基准信号，与反馈比较，以便生成正确的控制。
PLL倍频电路因此，为了将频率锁定在一个固定的期望值，锁相环PLL出现了！一个锁相环PLL电路通常由以下模块组成：·鉴相鉴频器PFD（Phase Frequency Detector）：对输入的基准信号（来自频率稳定的晶振）和反馈回路的信号进行频率的比较，输出一个代表两者差异的信号·低通滤波器LPF（Low-Pass Filter）：将PFD中生成的差异信号的高频成分滤除，保留直流部分·压控振荡器VCO（Voltage Controlled Oscillator）：根据输入电压，输出对应频率的周期信号。
锁相环基础
DUAL MODULUS PRESCALER ÷P / P + 1 = = , THEREFORE
图4：向PLL中添加双模预分频器
通过使用带有A和B计数器的双模预分频器，仍可以保持F1的分辨率。不过，必须满足下 列条件： 1. 如果两个计数器未超时，其输出信号都为高电平。 2. 当B计数器超时时，其输出变为低电平，并立即将两个计数器加载至其预设值。
"CLOSE-IN" PHASE NOISE
SPURS
PHASE NOISE (dBc/Hz)
BROADBAND PHASE NOISE
1Hz BW
fo
fm = OFFSET FREQUENCY
f
OUTPUT FREQUENCY
图5：振荡器相位噪声和杂散
信号源中的已知时钟频率、电力线干扰和混频器产品都可能引起离散杂散成分。随机噪 声波动引起的扩张是相位噪声造成的。其可能是有源和无源器件中的热噪声、散粒噪声 和/或闪烁噪声造成的。 振荡器的相位噪声频谱显示1 Hz带宽时噪声功率与频率成函数关系。相位噪声的定义为指 定频率偏移fm下1 Hz带宽时噪声与频率fo下振荡器信号幅度的比率。 习惯的做法是以单边相位噪声来表征振荡器，如图6所示；图中绘制了相位噪声与频率偏 移fm的函数关系图，其中相位噪声单位为dBc/Hz且频率轴采用对数比例。请注意，实际 曲线可以近似表示为数个区域，各区域的斜率为1/fX，其中x = 0时对应于“白”相位噪声区 域(斜率 = 0 dB/十倍频程)，而x = 1时对应于“闪烁”相位噪声区域(斜率 = –20 dB/十倍频 程)。此外还有x = 2, 3, 4时的区域，且这些区域逐渐逼近载波频率。
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MT-086
锁相环的电路组成、器件参数及工作原理
摘要：简单介绍了锁相环电路的基本概念及原理，以通用型集成锁相环4046为例主要介绍了锁相环的电路组成、器件参数及工作原理，并对COMS集成锁相环CC4046的应用做了简单研究。
关键词：锁相环鉴相器压控振荡器1 引言锁相环作为一种重要的功能电路在通信、导航、控制、仪器仪表等领域得到了广泛的应用。
20世纪70年代以后随着集成电路技术的飞速发展，出现了多种型号的集成锁相环产品，其中模拟式集成锁相环以NE/SE 560系列最为常用，COMS集成锁相环CD/CC4046最具代表性。
两者基本原理相同，区别在于前者的鉴相器由模拟电路组成，而后者由逻辑电路组成。
2 锁相环的基本概念所谓锁相，就是相位同步的自动控制。
完成两个信号间相位同步的自动控制系统的环路叫做锁相环，也称PLL（Phase Locked Loop)。
最典型的锁相环由鉴相器（Phase Detector）,环路滤波器（Loop Filter）,压控振荡器（Voltage Controlled Oscillator）三部分组成，如图1所示。
图1 PLL功能框图其中，鉴相器相位比较作用，其输出电压反映两个输入信号间的相位差（与频率之差成线性关系）的大小。
该电路通过具有低通特性的环路滤波器后，建立起一个平均电压，作用于VCO的控制输入端，VCO的振荡频率则由其控制电压的大小决定，当控制电压=0时，对应的振荡频率称为VCO的固有频率。
整个环路根据负反馈的原理构成，鉴相器的输出电压总是朝着减小VCO振荡频率与输入信号之差的方向变化，直到VCO振荡频率与输入信号频率获得一致，当这种情况出现时，称VCO的频率锁定于输入信号的频率或简称锁定。
环路由失锁状态进入锁定状态的过程称为捕捉过程。
在捕捉过程中，VCO振荡频率逐渐趋同于输入信号频率的现象，称作频率牵引。
在频率牵引过程中，环路有能力自行锁定的最大输入信号频率范围称为捕捉频带或简称捕捉带，它是反映捕捉能力优劣的一个重要指标。
PLL设计关键基础及基本参数确定方法
PLL设计关键基础及基本参数确定方法PLL（锁相环）是一种电路设计技术，用于将输入信号的频率和相位合成为与参考信号相同的输出信号。
它在各种应用领域中具有广泛的应用，包括通信系统、数据传输、时钟发生器、频率合成器等。
1.建立模型：确定所需的频率范围和准确度，并选择适当的振荡器作为参考信号源。
建立时钟和相位比较器的模型，以及低通滤波器等组成部分的模型。
2.频率范围和准确度：确定PLL所需的输出频率范围和准确度。
这取决于具体的应用需求，如通信系统中需要的频率范围和准确度。
一般来说，更高的频率范围和准确度要求会导致设计更复杂的PLL电路。
3.反馈环：选择适当的反馈环型式，如基本PLL、全数字PLL或混合模拟数字PLL。
这取决于应用需求和设计复杂度。
基本PLL适用于频率较低的应用，但对相位噪声较敏感。
全数字PLL则采用数字环路滤波器，具有更高的鲁棒性和可控性。
4. 相位锁定范围（Phase Locked Loop Range）：确定PLL的相位锁定范围，即输入信号的相位偏移量。
这取决于具体应用中的信号变化范围和要求。
较大的相位锁定范围会导致更高的设计复杂度。
5.闭环带宽：确定PLL的闭环带宽，即相位比较器输出与输出信号的相位偏差之间的关系。
较大的闭环带宽可以提供更高的锁定速度，但可能会导致更高的相位噪声。
6. 电源抑制比（Power Supply Rejection Ratio，PSRR）：确定PLL对电源噪声的抑制能力。
电源噪声可能会影响PLL的性能，因此需要设计合适的滤波器和抑制电源噪声的能力。
7.噪声性能：确定PLL对输入信号噪声和环路滤波器自身噪声的敏感度。
这取决于环路滤波器的设计和反馈环的类型。
一般来说，全数字PLL 具有更好的噪声性能。
8.稳定性和抖动：确定PLL的稳定性和抖动性能。
PLL需要能够在各种工作条件下保持稳定，不受温度、电源变化等因素的影响。
抖动性能衡量了PLL输出信号的时钟稳定性。
(高频电子线路)第七章锁相环
测试原理及步骤说明
3. 调整信号发生器的频率和幅度，观察锁相环电 路的输出变化。
4. 使用频率计测量输入信号和输出信号的频率， 记录数据。
5. 使用电压表测量输入信号、输出信号以及误差 信号的电压幅度，记录数据。
数据处理与结果分析
数据处理：根据实验记录的数据，计算 输入信号和输出信号的频率差、相位差 以及误差信号的电压幅度等指标。
VS
组成结构
锁相环主要由鉴相器（PD）、环路滤波器 （LF）和压控振荡器（VCO）三个基本部 分组成。其中，鉴相器用于检测输入信号 与本地振荡器输出信号的相位差；环路滤 波器用于滤除误差信号中的高频噪声，保 证环路稳定性；压控振荡器则根据误差信 号调整本地振荡器的频率和相位。
性能指标及分类方法
性能指标
滤波特性
滤除鉴相器输出电压中的高频成分，保证环路稳定性。
电路设计要点
根据锁相环的带宽和稳定性要求，选择合适的滤波器类型和参数， 优化滤波器的幅频特性和相频特性。
压控振荡器设计
振荡器类型
LC振荡器、晶体振荡器等。
振荡特性
描述振荡器输出频率与输入控制电压之间的关系。
电路设计要点
选择合适的振荡器类型，确定振荡器的频率范围和稳定性要求，优化 振荡器的线性范围和灵敏度，以及减小相位噪声和杂散。
集成化趋势
集成化是锁相环发展的另一个重要趋 势。通过高度集成化设计，可以减小 锁相环的体积和重量，降低成本，提 高可靠性和稳定性。
面临的技术挑战和解决方案
技术挑战
锁相环在发展过程中面临着一些技术挑战，如相位噪声、杂散抑制、快速锁定 等。这些挑战限制了锁相环的性能和应用范围。
快速锁定锁相环的设计与分析
快速锁定锁相环的设计与分析一、FPLL的基本原理话说回来快速锁定锁相环(FPLL)这个家伙可不简单。
它是一种用于同步和锁定信号的电子设备，广泛应用于通信系统、雷达系统等领域。
那么FPLL到底是怎么工作的呢？咱们就来慢慢道来吧！首先我们要知道FPLL的基本原理就是利用一个环形反馈网络来实现信号的锁定。
这个环形网络由多个相位比较器和一个低通滤波器组成，其中相位比较器的作用是将输入信号与参考信号进行比较，从而得到误差信号。
然后误差信号经过低通滤波器处理后，再被送回到相位比较器中，形成一个闭环回路。
这样一来输入信号与参考信号之间的差异就会被不断修正，最终实现锁定。
说起来可能有点晦涩难懂，但是咱们可以用一个简单的例子来帮助大家理解。
假设我们有两个小朋友，小明和小红，他们想要一起做一件事情，但是他们的速度不一样。
这时候我们就可以利用FPLL来帮助他们同步。
我们先让小明跑一圈，然后让小红跑同样的距离。
接下来我们把小明跑的距离作为参考信号，然后让小红在相同的时间内跑完剩下的距离。
通过不断地比较和调整，我们就能让小明和小红的速度保持一致了。
1. 锁相环的工作原理锁相环是一种在数字通信和信号处理中常见的同步技术，其基本工作原理就是通过比较两个信号的相位差，来实现对一个信号的锁定。
听起来有点复杂？没关系咱们就把它比作是一个“手电筒”的游戏。
想象一下你有一个手电筒，上面有两个开关，一个是“开”，一个是“关”。
当你打开“开”的开关时手电筒就会发出光；而当你打开“关”的开关时手电筒就不会发光。
现在我们假设你把这个手电筒连接到一个电路上，并且在电路中加入一个噪声源。
噪声源会随机地改变“开”和“关”的状态也就是说，它会随机地让手电筒亮或灭。
那么问题来了，你怎么才能确定哪个开关对应着“亮”，哪个开关对应着“灭”呢？这就是锁相环的基本工作原理，通过不断地比较和调整，它就能锁定一个信号，使得我们能够准确地接收和处理这个信号。
这也是为什么锁相环在许多重要的领域里都有着广泛的应用，比如无线通信、雷达、GPS等等。
锁相环
用途
用途
锁相环最初用于改善电视接收机的行同步和帧同步，以提高抗干扰能力。20世纪50年代后期随着空间技术的 发展，锁相环用于对宇宙飞行目标的跟踪、遥测和遥控。60年代初随着数字通信系统的发展，锁相环应用愈广， 例如为相干解调提取参考载波、建立位同步等。具有门限扩展能力的调频信号锁相鉴频器也是在60年代初发展起 来的。在电子仪器方面，锁相环在频率合成器和相位计等仪器中起了重要作用.
锁相环
无线电术语
01 类比说明
03 优点 05 工作原理
目录
02 简介 04 用途
基本信息
锁相环 (phase locked loop)是一种利用相位同步产生的电压，去调谐压控振荡器以产生目标频率的负反 馈控制系统。根据自动控制原理，这是一种典型的反馈控制电路，利用外部输入的参考信号控制环路内部振荡信 号的频率和相位，实现输出信号频率对输入信号频率的自动跟踪，一般用于闭环跟踪电路。是无线电发射中使频 率较为稳定的一种方法，主要有VCO（压控振荡器）和PLL IC （锁相环集成电路），压控振荡器给出一个信号， 一部分作为输出，另一部分通过分频与PLL IC所产生的本振信号作相位比较，为了保持频率不变，就要求相位差 不发生改变，如果有相位差的变化，则PLL IC的电压输出端的电压发生变化，去控制VCO，直到相位差恢复，达 到锁相的目的。能使受控振荡器的频率和相位均与输入信号保持确定关系的闭环电子电路。
数字锁相环工作原理
数字锁相环主要由相位参考提取电路、晶体振荡器、分频器、相位比较器、脉冲补抹门等组成。
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PLL：phase Locked Loop相同步回路，锁相回路，用来统一整合时脉讯号，使内存能正确的存取资料。
直接数字频率合成（DDS—Digital Direct Frequency Synthesis）技术是一种新的频率合成方法，是频 率合成技术的一次革命，JOSEPH TIERNEY等3人于1971年提出了直接数字频率合成的思想，但由于受当时微电子 技术和数字信号处理技术的限制，DDS技术没有受到足够重视，随着电子工程领域的实际需要以及数字集成电路 和微电子技术的发展，DDS技术日益显露出它的优越性。
锁相环的电路组成、器件参数及工作原理
摘要：简单介绍了锁相环电路的基本概念及原理，以通用型集成锁相环4046为例主要介绍了锁相环的电路组成、器件参数及工作原理，并对COMS集成锁相环CC4046的应用做了简单研究。
关键词：锁相环鉴相器压控振荡器1 引言锁相环作为一种重要的功能电路在通信、导航、控制、仪器仪表等领域得到了广泛的应用。
20世纪70年代以后随着集成电路技术的飞速发展，出现了多种型号的集成锁相环产品，其中模拟式集成锁相环以NE/SE 560系列最为常用，COMS集成锁相环CD/CC4046最具代表性。
两者基本原理相同，区别在于前者的鉴相器由模拟电路组成，而后者由逻辑电路组成。
2 锁相环的基本概念所谓锁相，就是相位同步的自动控制。
完成两个信号间相位同步的自动控制系统的环路叫做锁相环，也称PLL（Phase Locked Loop)。
最典型的锁相环由鉴相器（Phase Detector）,环路滤波器（Loop Filter）,压控振荡器（Voltage Controlled Oscillator）三部分组成，如图1所示。
图1 PLL功能框图其中，鉴相器相位比较作用，其输出电压反映两个输入信号间的相位差（与频率之差成线性关系）的大小。
该电路通过具有低通特性的环路滤波器后，建立起一个平均电压，作用于VCO的控制输入端，VCO的振荡频率则由其控制电压的大小决定，当控制电压=0时，对应的振荡频率称为VCO的固有频率。
整个环路根据负反馈的原理构成，鉴相器的输出电压总是朝着减小VCO振荡频率与输入信号之差的方向变化，直到VCO振荡频率与输入信号频率获得一致，当这种情况出现时，称VCO的频率锁定于输入信号的频率或简称锁定。
环路由失锁状态进入锁定状态的过程称为捕捉过程。
在捕捉过程中，VCO振荡频率逐渐趋同于输入信号频率的现象，称作频率牵引。
在频率牵引过程中，环路有能力自行锁定的最大输入信号频率范围称为捕捉频带或简称捕捉带，它是反映捕捉能力优劣的一个重要指标。
弱电网条件下锁相环对LCL型并网逆变器稳定性的影响研究及锁相环参数设计
弱电网条件下锁相环对LCL型并网逆变器稳定性的影响研究及锁相环参数设计1. 本文概述随着可再生能源的广泛应用和电力电子技术的发展，LCL型并网逆变器在弱电网条件下的稳定性问题引起了广泛关注。
本文旨在研究弱电网条件下锁相环（PhaseLocked Loop, PLL）对LCL型并网逆变器稳定性的影响，并提出一种有效的锁相环参数设计方法。
本文分析了弱电网条件下LCL型并网逆变器的工作原理，明确了锁相环在系统稳定性中的关键作用。
接着，详细探讨了锁相环对系统稳定性的影响机制，包括其对系统动态响应、谐波抑制以及系统抗干扰能力的影响。
进一步地，本文针对锁相环参数设计问题，提出了一种基于系统稳定性和动态性能综合优化的参数设计方法。
该方法不仅考虑了锁相环的快速性和准确性，还兼顾了系统在弱电网条件下的稳定性和鲁棒性。
通过仿真和实验验证，本文所提出的锁相环参数设计方法在提高LCL型并网逆变器在弱电网条件下的稳定性方面具有显著效果。
本文的研究成果对于促进可再生能源的高效利用和电网稳定运行具有重要意义，并为类似系统的设计和优化提供了理论指导和实践参考。
2. 型并网逆变器与锁相环的基本原理在弱电网条件下探讨锁相环（PhaseLocked Loop, PLL）对LCL 型并网逆变器稳定性的影响以及锁相环参数设计，首先需要理解并网逆变器和锁相环的基本原理。
LCL型并网逆变器是一种广泛应用在新能源发电系统中的关键设备，特别是光伏和风能发电系统中。
它的结构主要包括逆变器、LCL 滤波器和并网接口。
LCL滤波器由串联的电感（L）和两个并联的电容（C）组成，这种配置能显著减少输出电流的谐波含量，提高电能质量，同时降低了对电网的电磁干扰。
LCL滤波器引入了固有的三阶动态特性，可能会导致谐振现象，对系统稳定性构成挑战。
为了保证并网逆变器能在宽频范围内稳定且高效地工作，需要设计有效的电流控制器，并结合电容电流反馈实现有源阻尼，以抑制LCL滤波器产生的谐振。
pll锁相环基本参数
pll锁相环基本参数PLL锁相环（Phase-Locked Loop）是一种常见的电子电路，用于将输入信号的相位和频率与参考信号保持一致。
它由相位比较器、环形滤波器、振荡器和分频器组成，通过不断调节VCO（Voltage Controlled Oscillator）的控制电压，使输出信号与参考信号同步。
PLL锁相环的基本参数有以下几个：1. 相位比较器的灵敏度：相位比较器用于比较输入信号和参考信号的相位差，并产生一个误差信号。
相位比较器的灵敏度决定了它对相位差的敏感程度。
灵敏度越高，PLL对相位差的纠正能力越强。
2. 环形滤波器的带宽：环形滤波器用于滤除相位比较器输出的误差信号中的高频噪声，使VCO的控制电压平稳变化。
环形滤波器的带宽决定了PLL的跟踪能力和抑制高频噪声的能力。
带宽越宽，PLL 的跟踪速度越快，但容易受到高频干扰；带宽越窄，抑制高频噪声的能力越强，但跟踪速度较慢。
3. 振荡器的频率稳定性：振荡器作为PLL的输出信号源，其频率稳定性对整个PLL性能的影响很大。
频率稳定性是指振荡器输出频率的变化范围，一般用频率漂移来表示。
频率漂移越小，PLL的稳定性越好。
4. 分频器的分频比：分频器将振荡器的输出信号进行分频，以便与参考信号相比较。
分频比的选择与输入信号和参考信号的频率关系密切，合适的分频比可以使PLL的锁定范围更广。
PLL锁相环在许多领域都有广泛的应用，例如通信系统、数据存储、音视频处理等。
以通信系统为例，PLL锁相环可以用于时钟恢复、频率合成和时钟同步等功能。
在时钟恢复中，输入信号经过相位比较器和环形滤波器处理后，控制VCO的输出，使其频率和相位与输入信号保持一致；在频率合成中，输入信号经过分频器和相位比较器处理后，控制VCO的输出，使其频率为输入信号的整数倍；在时钟同步中，参考信号和本地时钟通过相位比较器进行比较，通过调节VCO的控制电压，使本地时钟与参考信号同步。
除了以上基本参数外，PLL锁相环还有一些扩展参数，例如锁定时间和失锁检测等。
9-5 锁相环
数字锁相环（DPLL）
9.6.1 模拟锁相环(APLL)的基本结构
锁相环由鉴相器PD 、环路滤波器LF和压控振荡器VCO 三大部分组成，并形成带有反馈的闭环结构。
ui(t) fi PD 鉴相器 uD(t) LF 环路 滤波器 uE(t) VCO 压控 振荡器 uo(t) fo
1 SS SS
V DD 16
PH I1
14
相位比较器Ⅰ
PH I2
3
=1
相位比 较器Ⅱ
2
PH O1 PH O2 PH O3
13
1
VCOO
C1 C1 R1 R2
4
R3
6 7
11 12
跟随器
VCO
9
10
VCO I DEM O
RS C2
c
INH 5
8
Vss
15
Vss
VSS
Z
2. 锁相环用于频率合成 PLL电路是将输入信号ui(t)与VCO输出信号uo(t)的相位 进行比较，使VCO的振荡频率与输入频率同步的电路。
1. 鉴相器PD——相位比较电路 实现输入信号ui(t)和压控振荡器输出uo(t)的相位鉴别。 输入信号 VCO的输出
ui (t ) Uim cos[it i ]
uo (t ) Uom cos[ot o ]
1. 鉴相器PD——相位比较电路
ui(t) fi PD 鉴相器 uD(t) LF 环路 滤波器 uE(t) VCO 压控 振荡器 uo(t) fo
3. 压控振荡器VCO——输入电压控制输出频率
ui(t) fi PD 鉴相器 uD(t) LF 环路 滤波器 uE(t) VCO 压控 振荡器 uo(t) fo
锁相环指标 -回复
锁相环指标-回复什么是锁相环指标？锁相环（Phase-Locked Loop，简称PLL）是一种用于时钟生成和频率合成的电路。
锁相环指标是对锁相环电路性能进行评估和描述的一系列参数。
这些指标可以用来评估PLL的稳定性、带宽、相位噪声等重要性能。
1. 锁相环的基本原理和结构锁相环由相位比较器、低通滤波器、电压控制振荡器（Voltage-Controlled Oscillator，简称VCO）和分频器组成。
其基本原理是通过不断调整VCO的频率和相位，使其与参考信号保持同步。
相位比较器将参考信号和VCO输出的信号进行相位比较，并产生一个误差信号。
这个误差信号经过低通滤波器后，被送至VCO进行频率和相位调整。
2. 锁相环指标的分类锁相环指标通常可以分为稳定性指标、带宽指标、相位噪声指标等几个方面。
稳定性指标主要包括：锁定时间、追踪范围、捕获范围等。
锁定时间是指锁相环从失锁状态转移到锁定状态所需的时间，是评估锁相环速度的重要指标。
追踪范围是指锁相环能追踪的输入频率范围，超出追踪范围的输入信号会导致失锁。
捕获范围是指锁相环能捕获的输入频率范围，超出捕获范围的输入信号也会导致失锁。
带宽指标主要包括：环路带宽、相位裕度等。
环路带宽是指锁相环的频率响应范围，描述了PLL对输入信号的跟随能力。
相位裕度是指锁相环频率响应的相位裕量，决定了锁定后的相位稳定度。
相位噪声指标主要包括：相位噪声密度、杂散频率等。
相位噪声密度是指在单位频率范围内，锁相环输出信号的相位噪声功率。
杂散频率是指锁相环输出信号中除了基频外的其它频率分量。
3. 如何评估锁相环指标评估锁相环指标通常需要进行实验测试或进行模拟仿真。
其中，常用的测试方法包括锁定时间测试、频率响应测试、相位噪声测试等。
在锁定时间测试中，输入一个频率变化较大的信号，观察锁相环从失锁到锁定所需的时间。
锁相环的响应快速且稳定的特性表示较好的锁定时间。
频率响应测试通常通过输入不同频率的正弦波信号，并测量锁相环输出的幅值和相位，以绘制幅频响应和相频响应曲线。
adi锁相环配置参数
adi锁相环配置参数
ADI锁相环（PLL）是一种控制系统，用于将输入信号的相位和
频率与参考信号同步。
ADI公司提供了多种不同型号的锁相环芯片，每个型号都有不同的配置参数。
一般来说，ADI锁相环的配置参数
包括但不限于以下几个方面：
1. 输入信号频率和幅度，这些参数确定了锁相环需要跟踪的输
入信号的频率范围和幅度范围。
对于ADI锁相环芯片，通常会有特
定的输入频率范围和输入幅度范围的要求。
2. 参考信号频率和幅度，参考信号是锁相环的参考基准，其频
率和幅度对锁相环的性能和稳定性有重要影响。
配置参数中需要指
定参考信号的频率范围和幅度范围。
3. 锁相环环路滤波器参数，环路滤波器是锁相环中的重要组成
部分，其参数包括带宽、阶数、衰减等，这些参数会影响锁相环的
响应速度、抑制噪声等性能。
4. 输出参数，ADI锁相环芯片通常会有多种输出模式和输出接
口可选，配置参数需要包括输出信号的频率范围、幅度范围、输出
电平等。
5. 控制参数，锁相环的控制参数包括锁定时间、抖动性能、温度稳定性等，这些参数会影响锁相环的性能指标和稳定性。
在实际应用中，根据具体的系统需求和性能指标，需要根据数据手册和应用指南来配置ADI锁相环芯片的参数，以实现最佳的性能和稳定性。
同时，还需要考虑到电路设计、布局和调试等方面的因素，以确保锁相环能够正常工作并满足系统要求。
锁相环原理及 CD4046 应用介绍
锁相环原理及CD4046 应用介绍锁相的意义是相位同步的自动控制，能够完成两个电信号相位同步的自动控制闭环系统叫做锁相环，简称 PLL 。
它广泛应用于广播通信、频率合成、自动控制及时钟同步等技术领域。
锁相环主要由相位比较器（ PC ）、压控振荡器（ VCO ）、低通滤波器三部分组成，如图 1 所示。
图 1压控振荡器的输出 Uo接至相位比较器的一个输入端，其输出频率的高低由低通滤波器上建立起来的平均电压Ud大小决定。
施加于相位比较器另一个输入端的外部输入信号Ui与来自压控振荡器的输出信号Uo相比较，比较结果产生的误差输出电压UΨ正比于Ui和Uo两个信号的相位差，经过低通滤波器滤除高频分量后，得到一个平均值电压Ud。
这个平均值电压Ud朝着减小CO输出频率和输入频率之差的方向变化，直至VCO输出频率和输入信号频率获得一致。
这时两个信号的频率相同，两相位差保持恒定（即同步）称作相位锁定。
当锁相环入锁时，它还具有“捕捉”信号的能力，VCO可在某一范围内自动跟踪输入信号的变化，如果输入信号频率在锁相环的捕捉范围内发生变化，锁相环能捕捉到输人信号频率，并强迫VCO锁定在这个频率上。
锁相环应用非常灵活，如果输入信号频率f1不等于VCO输出信号频率f2，而要求两者保持一定的关系，例如比例关系或差值关系，则可以在外部加入一个运算器，以满足不同工作的需要。
过去的锁相环多采用分立元件和模拟电路构成，现在常使用集成电路的锁相环，CD4046是通用的CMOS 锁相环集成电路，其特点是电源电压范围宽（为3V－18V），输入阻抗高(约100MΩ)，动态功耗小，在中心频率f0为10kHz下功耗仅为600μW，属微功耗器件。
图2是CD4046的引脚排列，采用 16 脚双列直插式，各引脚功能如下：∙ 1 脚相位输出端，环路人锁时为高电平，环路失锁时为低电平。
∙ 2 脚相位比较器Ⅰ 的输出端。
∙ 3 脚比较信号输入端。
∙ 4 脚压控振荡器输出端。
数字锁相环的参数设计及其应用
・!"・
" 数字环路滤波器的参数设计
"$ ! 最小等效噪声带宽方案 当锁相环处于跟踪状态时， 环路的相位误差是 不大的。此时， 鉴相器可作为一个线性器件， 整个 环路就是一个线性系统。假设输入信号中伴有零 均值的高斯白噪声， 且噪声与信号不相关。设其功 率谱密度函数为 " %&% ’ # $! ( ) % * + # ，根据线性系统 理论，仅由噪声引起的环路输出相位误差的方差
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很容易看出该方程有不动点 $$ . #5 *!5 其中 * 为自然数。 $$ . # 处就即锁相环锁定输入信号的状 态。 进一步分析必须将式（ 变换成两个等价的一阶 4） 差分方程，即写成 !# 0 ! . ! ( !# ) 的标准非线性递推 !"# !"# $ $（ #） 形式。 为此设 !# $ ， 其中 5 于是， ( ( !# ! # $ $（ # & !）
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锁相环
MC145146－1
MC145146－1是一块20脚陶瓷或塑料封装的,由四位总线输入、锁存器选通 和地址线编程的大规模单片集成锁相双模频率合成器,图8―41给出了它的方 框图。
7 OSCin 8 OSCo ut L5 D0 D1 D2 D3 A2 A1 A0 ST 2 1 20 10 11 10 9 12 1 2位÷R计数器 18 fR
在一定范围内ω o与 uc(t) 几乎成线性关系 有：ω =ωr +Aouc(t)
o
A0为VCO的压控灵敏度。
P=d/dt为微分算子
锁相环的相位模型及环路方程
锁相环的相位模型
1 e (t ) i (t ) o (t ) i (t ) Ad Ao AF ( p) sin e (t ) p
应用之四：彩色电视色副载波的提取
原理框图
工作原理
在彩色电视中，为了重现彩色，接收端必须要有与
发送端完全相同的色副载波。而其中的色同步信号 是其产生的基准。图中利用锁相环使VCO产生的色 副载波，根据锁相环的工作特点，该信号的频率和 相位受输入端色同步信号的控制。
应用之五：锁相接收机
原理框图
工作原理 通过锁相环VCO产生本振频率，实现对输入信号
ud(t)=Ad sinΦe(t)其中Φe(t)=Φi(t)-Φo(t)
3. 乘积型鉴相器具有正弦规律的鉴相特性。
环路滤波器的电路模型
常见环路滤波器的形式
环路滤波器电路模型
微分方程 ： uc(t)=AF(p)ud(t)
其中，AF(p)为传递函数。
压控振荡器的电路模型
压控振荡器的特性可用调频特性来表示 压控振荡器的电路模型
锁定后没有频差
环路锁定后，输出信号与输入信号频率相等，没有剩余 频差（有微小固定相差）
超声波发生器的锁相关键技术
候反馈 电流 由电流互感 器采样后输入 ， 滤波后
提 出良好 的控制 方案，关注锁相控制的关键技 术 ，势必会提升超 声波 发生器的频率追踪控制 性能 ，促进超声波发生器 的进一 步发展 。
缺点， 目前 已被淘汰 ；第二个阶段 是晶体管阶 段，这种超声波发生器相较 于电子管较成熟，
备 ， ２ ０ ０ ３ （ ０ ５ ） ： ２ １ — ２ ６ ． 【 ２ 】林 渭 勋 ．现 代 电 力 电 子 电 路 ［ Ｍ 】 ．浙 江 ：
图 ２展 示的 是他激信 号 Ｅ Ｘ Ｔ的产生 原理 图 ，他激信号是一个方波 的信号 ，主要通过压 控振荡器从 ＶＣＯ ＵＴ输 出。它 的频率在一定 的
参考文献
【 １ 】韩 为 民 ． 键 合 机 中 超 声 波 的 基 本 控 制原 理及 方 法 ［ Ｊ ］ ．电 子 工 业 专 用 设
为 了保证 输入信 号 的相位 等 于输 出信 号 的相位，锁相控制频率跟踪 电路 中所使用 的是 Ｐ Ｃ Ｉ Ｉ 鉴相 器， 该鉴相 器有 两个 输入 信 号一个 输出信号 ，当输入信号 １ 与输入信 号 ２同步时
候，结果所输 出的信号为 高阻；当输入信 号 １ 是他激 式超 声波发生器。前者整体包括换 能部 包括 以下几方面的工作： 要 比输入信号 ２ 提前时候 ，结果所输 出的信 号 ． ２ ． １自激 信号的产生 分 ，功 率放 大部分，输出变压部分和信号发生 ２ 为高 电平 ；当输入信号 ２比输入信 号 ｌ 提前时 自 激 信号通过传感器采集输入 电流 ， 经 过 部分 ，所有 的部分组成一个封 闭的整体 ，作用 候结果所输 出的信号为低 电平 。 于发 生器，使其产生足够 的动力 ，保证换 能器 过 滤 转 换 成 电压 。通 过 整 流 ，产 生 自激 信 号 用 可以产 生谐 振频率 而后 者整体包括 前后两 级， 来反映 电流相位 。主要用 到的是二极管，将其 ３ 结 语 功能分别是产生信号和放大功率 ，然后经 过变 进行反并联 ，再并联 电流样本 的 电容 电阻，这 超 声技 术快 速发 展，超 声波 发生 器对 于 压器 的作用，为换能器提供产生谐振频 率的能 种做法不仅可 以降低 比较 器两 端的电压差值 ， 其发展起到 非常重 要的作用，而锁相控制方式 对保护器是一种保护措施 ；还 可 以在 刚启动的 量。 又是关系到超 声波 发生器性能的重点 。因此 ，
基于CMOS工艺的射频毫米波锁相环集成电路关键技术研究共3篇
基于CMOS工艺的射频毫米波锁相环集成电路关键技术研究共3篇基于CMOS工艺的射频毫米波锁相环集成电路关键技术研究1CMOS(CMOS)技术是一种全面的VLSI技术，射频毫米波锁相环集成电路(LC)是指用于将输入信号同输出信号同步的射频电路，它在无线通信技术和微波雷达中有着广泛的应用。
在CMOS工艺的基础上，为了实现更低成本的锁相环集成电路，需要解决多个技术难点。
一、集成滤波器设计在射频毫米波锁相环集成电路中，滤波器扮演着重要的角色。
由于锁相环集成电路中需要对不同频段的信号进行过滤，需要进行多级滤波器的设计。
而在CMOS工艺中，由于电路复杂度的增加，导致滤波器设计难度大大增加。
因此需要对滤波器设计的研究和优化。
二、带宽和相位噪声控制在射频毫米波锁相环集成电路中，带宽和相位噪声控制也是非常重要的技术问题。
在设计中，需要控制电路的迟滞时间，提高系统的输出精度，同时需要控制电路的系统噪声(flicker noise)等问题，以提高系统的性能。
三、数字控制及门限检测技术由于CMOS工艺的发展，数字电路已经成为模拟电路的发展趋势。
在射频毫米波锁相环集成电路中，数字控制技术可以提高系统的快速性和可编程性，并且可以通过数字信号处理(DSP)实现系统保护和信号处理功能。
而在门限检测技术方面，也可以通过不同的判断逻辑设计对不同信号进行判断和处理。
四、PCB布局设计和测试技术在射频毫米波锁相环集成电路设计中，PCB布局的设计和测试技术也是非常重要的技术问题。
射频毫米波电路中，电路板设计需要考虑信号病态问题和EMC问题，在测试技术方面，需要依靠专业的高频测试仪器进行精密测试。
在实际设计中，需要不断积累经验，以提高电路设计和测试的水平。
以上是基于CMOS工艺的射频毫米波锁相环集成电路关键技术研究的主要方面，射频毫米波锁相环集成电路的设计涉及多个学科领域，需要不断提高自己的知识和技能，才能够设计出更为高效且性能更加卓越的电路。
高性能锁相环pe及其应用
高性能锁相环pe及其应用汇报人：日期:•锁相环技术概述•高性能锁相环pe原理及结构•高性能锁相环pe关键技术目录•高性能锁相环pe性能指标及测试方法•高性能锁相环pe在通信系统中的应用•高性能锁相环pe在其他领域的应用目录01锁相环技术概述0102锁相环技术定义锁相环通常由相位检测器、环路滤波器和调频器或调相器组成。
锁相环是一种控制系统，它通过检测输入信号和输出信号之间的相位差，产生控制信号以减小相位差。
随着电子技术和计算机技术的不断发展，锁相环技术也不断得到改进和完善。
010204锁相环技术广泛应用于通信、雷达、导航、测量等领域。
在通信领域中，锁相环技术用于实现频率合成、调制解调、载波恢复等功能。
在雷达和导航领域中，锁相环技术用于实现信号的频率跟踪和相位稳定。
在测量领域中，锁相环技术用于实现频率和相位测量以及信号的解调。
0302高性能锁相环pe原理及结构锁相环是一种电子控制系统，它通过反馈控制实现系统输出信号与参考信号的相位同步。
高性能锁相环pe通常采用数字信号处理（DSP）技术，通过算法实时检测输入信号的频率和相位，并通过反馈控制使输出信号与参考信号同步。
高性能锁相环pe原理锁相环的基本概念各部分的作用与功能高性能锁相环pe的组成：高性能锁相环pe通常由数字信号处理器（DSP）、电压控制振荡器（VCO）、鉴相器（PD）和滤波器（LF）等组成。
DSP：负责实现算法控制和数据处理。
VCO：产生输出信号。
PD：检测输入信号和输出信号的相位差异。
LF：滤除噪声，平滑控制信号。
高性能锁相环pe工作流程输入信号经过VCO产生输出信号，输出信号经过PD检测相位差异，DSP根据相位差异产生控制信号，控制VCO的频率和相位，使输出信号与参考信号同步。
高性能锁相环pe特点高性能锁相环pe具有快速锁定、高精度、宽频带、抗干扰能力强等特点。
03高性能锁相环pe关键技术数字信号处理技术数字信号处理技术（DSP）是一种用于处理和操作数字信号的强大工具。
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前面，我们讨论了自由运行VCO中的相位噪声，考虑了降低 该噪声的方式，接下来，我们将考虑闭环(见本系列第一部 分)对相位噪声的影响。
闭环增益
在下面的讨论中，我们将把SREF定义为出现于参考输入上且在 鉴相器上看到的噪声。该噪声取决于参考分频器电路和主参 考信号的频谱纯度。SN为出现在频率输入端且在鉴相器上看 到的、由反馈分频器导致的噪声。SCP为因鉴相器导致的噪声 (取决于具体的实现方法)。SVCO为VCO的相位噪声，可用前面 提出的方程来描述。
图2. 相位噪声的相量表示。 图中所示信号的角速度为ωO，峰值幅度为VSPK。叠加于其上 的误差信号的角速度为ωm。Δθrms表示相位波动的均方根 值，单位为rms度数。 在许多无线电系统中，必须符合总积分相位误差规格的要 求。该总相位误差由PLL相位误差、调制器相位误差和基带 元件导致的相位误差构成。例如，在GSM中，允许的总相位 误差为5度rms。
最后，VCO噪声SVCO对输出相位噪声的贡献可按类似方式计 算得到。这里的正向增益很简单，就是1。因此，其对输出噪 声的贡献为：
闭环响应的正向环路增益G通常是一个低通函数；在低频下 非常大，在高频下则非常小。H为一常数，1/N。因此，以上 表达式的分母为低通，可见SVCO实际上是由闭环滤波的高通。 针对PLL/VCO中噪声贡献因素的类似描述见参考文献1。前面 提到，闭环响应是一个低通滤波器，其截止频率为3-dB，其 中，BW表示环路带宽。对于输出端小于BW的频率失调，输出 相位噪声响应中的主导项为X和Y、参考噪声N(计数器噪声) 导致的噪声项和电荷泵噪声。使SN和SREF保持最小，使Kd保 持较大值并使N保持较小值，可以使环路带宽BW中的相位噪 声最小化。由于N对输出频率编程，因此，在降噪方面一般 不予考虑。 对于远远大于BW的频率失调，主导噪声项为VCO导致的噪声 项 SVC O。 这 是 由 于 环 路 对 VC O相 位 噪 声 进 行 高 通 滤 波 的 关 系。较小的BW的值最为理想，因为可以最大限度地降低积分 输出噪声(相位误差)。然而，较小的BW会导致缓慢的瞬态响 应，并加大环路带宽中VCO相位噪声的影响。因此，环路带 宽计算必须权衡瞬态响应以及总输出积分相位噪声。 为了展示闭环对PLL的影响，图5展示了一个自由运行的VCO 的输出与一个作为PLL一部分的VCO的输出相叠加的情况。 请注意，与自由运行VCO相比，PLL的带内噪声已经衰减。
参考杂散
在整数N PLL(其中，输出频率为参考输入的整数倍)中，导致 参考杂散的原因是，电荷泵以参考频率速率持续更新。我们
图9. 基本PLL模型。
图10. 来自PFD电荷泵的输出电流脉冲。 尽管这些脉冲具有极窄的宽度，但它们的存在意味着驱动 VCO的直流电压是由频率为fREF的信号进行调制的。这会在 RF输出中产生参考杂散，且发生的失调频率为fREF的整数倍 数。可以用频谱分析仪来检测参考杂散。只需把范围增至 参考频率的两倍以上即可。典型曲线图如图11所示。本例 中，参考频率为200 kHz；显然，图中参考杂散发生于RF输出 1880 MHz± 200 kHz的范围内。这些杂散的电平为–90 dB。如 果把范围增至参考频率的四倍以上，则在(2 × fREF)时也可看 到杂散。
一种采用开环调制的系统是欧洲无绳电话系统DECT。输 出载波频率范围为1.77 GHz至1.90 GHz，数据速率较高，达 1.152 Mbps。
图12. 开环调制框图。 开环调制的框图如图12所示。工作原理如下：开始时，环路 闭合以锁定RF输出，fOUT = N fREF。调制信号被开启，开始时， 调制信号只是调制的直流均值。然后，把频率合成器的CP输 出置于高阻抗模式，从而断开环路，同时将调制数据馈入高 斯滤波器。然后，调制电压出现在VCO，并乘以KV。当数据 突发结束时，环路返回闭环工作模式。 由于VCO通常具有高灵敏度(典型值在20至80 MHz/V之间)， 因此，在VCO之前的任何小电压漂移都会导致输出载波频率 漂移。在高阻抗模式下，该电压漂移以及由此导致的系统频 率漂移直接取决于电荷泵CP的漏电流。该漏电流会导致环路 电容充电或放电，具体取决于漏电流的极性。例如，1 nA的漏 电流会导致环路电容(如1000 pF)上的电压充电或放电dV/dt = I/C(本例中为1 V/s)。这又会导致VCO漂移。因此，如果环路断 开1 ms且VCO的KV为50 MHz/V，则1-nA漏电流在1000-pF环路 电容中导致的频率漂移为50 kHz。事实上，DECT突发脉冲一 般较短(0.5 ms)，因此，对于本例中所使用的环路电容和漏电 流，漂移实际上会更小。然而，这的确可以证明电荷泵漏电 流在这类应用中的重要性。
CP输出编程为高阻抗状态时，理论上，不 会有漏电流流动。实际上，在某些应用中，漏电流的大小会 影响到系统的整体性能。例如，考虑这样一种应用，其中， 开环模式使用一个PLL来实现频率调制——这是一种简单而经 济的高频方法，比闭环模式支持更高的数据速率。对于FM来 说，尽管闭环法确实有效，但数据速率却受环路带宽的限制。
闭环增益
图3. VCO中的相位噪声与频率失调的关系。 Leeson方程只适用于断点(f1)与从“1/f ”(更普遍的情况是1/f γ) 闪烁噪声频率到超过后放大白噪声将占据主导的频率点(f2)的 跃迁之间的膝部区域。如图3所示[γ = 3]。f1应尽量低；一般 地，它小于1 kHz，而f2则在几MHz以内。高性能振荡器要求 使用针对低1/f跃迁频率而专门选择的器件。有关如何尽量降 低VCO中相位噪声的一些指导方针如下：
振荡器系统中的噪声
在任何振荡器设计中，频率稳定性都至关重要。我们需要考 虑长期和短期稳定性。长期频率稳定性是关于输出信号在较 长时间(几小时、几天或几个月)内的变化情况。其通常以一 定时间内的比率Δf/f来规定，单位为百分比或dB。
短期稳定性则是关于几秒或更短时间内的变化情况。这些变 化可能是随机的，也可能是周期性的。可以使用频谱分析仪 来检查信号的短期稳定性。图1显示了一种典型频谱，其中随 机和离散频率成分导致出现大范围的波裙和杂散波峰。
• fm，载波频率失调大于1/f闪烁角频； • 已知工作功率水平下的噪声系数； • 器件运行呈线性特征； • Q包括元件损耗、器件加载和缓冲器加载的影响； • 振荡器中只使用了一个谐振器。
图4. PLL相位噪声的贡献因素。 图4所示为PLL中的主要相位噪声贡献因素。系统传递函数可 通过以下等式来描述：
其中：
LPM为单边带相位噪声密度(dBc/Hz) F为工作功率水平A(线性)下的器件噪声系数 k为玻尔兹曼常数，1.38 × 10–23 J/K T为温度(K) A为振荡器输出功率(W) QL为加载的Q(无量纲) fO为振荡器载波频率 fm为载波频率失调
要使Leeson方程有效，以下条件必须成立：
图8. 频谱分析仪的典型输出。 选择的环路滤波器值旨在使环路带宽达20 kHz左右。相位噪 声中与低于环路带宽的频率失调相对应的平坦部分实际上是 “闭环”部分用X2和Y2描述的相位噪声，适用于f处于环路带 宽范围内的情况。其额定失调为1-kHz。实测值，即1-Hz带 宽范围内的相位噪声功率为–85.86 dBc/Hz。它包括以下组成 部分： 1. 1-kHz失调条件下，载波与边带噪声(单位：dBc)之间的相
图5. 一个自由运行VCO和一个PLL连接VCO上的相位噪声。
图6. 相位噪声定义。 借助频谱分析仪，我们可以测量各单位带宽的相位波动频谱 密度。VCO相位噪声最好在频域中描述，其中，频谱密度是 通过测量输入信号中心频率任一端的噪声边带获得的。相位 噪声功率以分贝为单位，为在偏离载波达给定频率时相对于 载波(dBc/Hz)的分贝数。以下等式描述了该SSB相位噪声 (dBc/Hz)。
1. 使变容二极管的电压足够高(一般在3至3.8 V) 2. 在直流电压电源上用滤波。 3. 使电感Q尽量高。典型的现成线圈的Q在50至60之间。 4. 选择一个噪声系数最小且闪烁频率低的有源器件。闪烁噪
声可借助反馈元件降低。 5. 多数有源器件都展现出较宽的U形噪声系数与偏置电流之
关系曲线。用该信息来为器件选择最佳工作偏置电流。 6. 使振荡电路输出端的平均功率最大化。 7. 在对VCO进行缓冲时，要使用噪声系数最低的器件。
电压控制振荡器中的相位噪声
在考察PLL系统中的相位噪声之前，我们先看看电压控制振 荡器(VCO)中的相位噪声。理想的VCO应该没有相位噪声。 在频谱分析仪上看到的输出应是一条谱线。当然，事实并 非如此。输出上会有抖动，频谱分析仪会显示出相位噪 声。为了便于理解相位噪声，请考虑一种相量表示方式， 如图2所示。
Leeson方程
Leeson(第6项参考文献)提出了一项方程，用以描写VCO中的 不同噪声组分。
图1. 振荡器的短期稳定性。
信号源中的已知时钟频率、电力线干扰和混频器产品都可能 引起离散杂散成分。随机噪声波动引起的扩张是相位噪声造 成的。其可能是有源和无源器件中的热噪声、散粒噪声和/或 闪烁噪声造成的。
对功率。 2. 频谱分析仪显示特定分辨率带宽(RBW)的功率。图中使用
的是10-Hz RBW。要在1-Hz带宽范围内表示该功率，必须 从(1)所得结果中减去10log(RBW)。 3. 必须把考虑了RBW实现方法、对数显示模式和检波器特征 的校正系数加到(2)所得结果中。 4. 对于HP 8561E，可使用标记噪声函数MKR NOISE快速测量 相位噪声。该函数考虑了上述三个因素并以dBc/Hz为单位 显示相位噪声。 以上的相位噪声测量值为VCO输出端的总输出相位噪声。如 果我们要估算PLL器件的贡献(鉴相器、R&N分频器和鉴相器 增益常数导致的噪声)，则必须将结果除以N2(或者从以上结 果中减去20 × logN)。结果得到相位噪底[–85.86 – 20 × log(9400)] = –165.3 dBc/Hz。
图7. 用频谱分析仪测量相位噪声。 设在频谱分析仪后面板连接器上的10-MHz、0-dBm参考振荡 器具有优秀的相位噪声性能。R分频器、N分频器和鉴相器都 是ADF4112频率合成器的一部分。这些分频器可通过PC进行 控制，从而按顺序编程。频率和相位噪声性能可通过频谱分 析仪观察。 图8所示为一款采用ADF4112 PLL和Murata VCO (MQE520-1880) 的PLL频率合成器的典型相位噪声图。频率和相位噪声均在 5-kHz的范围内测得。所用参考频率为fREF = 200 kHz (R = 50)， 输出频率为1880 MHz (N = 9400)。如果这是一款理想的PLL频 率合成器，则会显示一个离散信号音升至频谱分析仪噪底之 上。这里展示的正是该信号音，其中，相位噪声由环路元件 所致。