集成电路版图基础知识练习

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专升本《集成电路版图设计》_试卷_答案

专升本《集成电路版图设计》一、（共75题,共150分）1. 单词“LAYOUT”的含义是:（）。

（2分）A.版图B.电路C.输出.标准答案：A2. 集成电阻通常由扩散或者淀积层形成，通常可以用厚度一定的薄膜作为模型，因此习惯上把电阻率和厚度合成一个单位，称为（）。

（2分）A.方块电阻B.电阻C.半导体电阻.标准答案：A3. 由于其较小的方块电阻，发射区是唯一适合于制作较小电阻（0.5～100）的区域。

对于发射区电阻可以忽略（）和电导调制效应。

（2分）A.电流调制B.电压调制C.电荷调制.标准答案：B4. 在模拟BiCMOS工艺中，发射区电阻可以直接置入（）外延层内；（2分）A.P型B.N型C.P型或N型.标准答案：A5. 电容的标准单位是（）。

（2分）A.法拉B.伏特C.安培.标准答案：A6. CMOS工艺中的多晶硅-多晶硅电容，（）可以用作多晶硅-多晶硅电容的下电极。

（2分）A.电阻多晶硅B.电容多晶硅C.多晶硅栅.标准答案：C7. 单位面积电容与相对介电常数即电介质常数成（）。

（2分）A.反比B.正比C.无关.标准答案：B8. 流过导体的电流会在导体周围产生（）。

（2分）A.电场B.磁场C.电磁场.标准答案：B9. 发射结和集电结的击穿决定了一个双极型晶体管的（）工作电压。

重要的三种击穿电压为VEBO，VCBO，VCEO等。

（2分）A.最大 B.最小 C.任意.标准答案：A10. 发射极开路时集电极的击穿电压表示为VCBO，绝大多数晶体管的集电区和基区都是（）的，所以VCBO通常很大。

（2分）A.重掺杂B.不掺杂C.轻掺杂.标准答案：C11. 二极管连接形式的晶体管可以作为一个很方便的基准（）源。

（2分）A.电压B.电流C.电压或电流.标准答案：A12. 使用P型外延层，必须加入深的轻掺杂（）型扩散区用于制作PMOS晶体管。

（2分）A.NB.PC.N或P.标准答案：A13. MOS晶体管是一种（）控制器件。

集成电路CAD期末复习题

图形转移技术制版技术 6. 版图设计规则检查时，可以全部单元检查，也可以（多晶硅检查金属检查有源区检查区域检查 7. MOS 晶体管的（精度形状间距层次 8. 版图（提取仿真测试检查 9. 版图提取定义文件可以用来识别元件和元件（端口管脚导线电极 10. 版图设计中各图层颜色是不同的，通常兰色代表（）。金属1 多晶硅有源区接触孔二、判断题 11. CMOS 倒相器工作时，电路没有瞬态功耗，但存在静态功耗。（是否 12.CMOS 倒相器版图中，需要在 N 阱中放置 N 有源区的原因是将 PMOS 管的衬底接地。（）是否 13.CMOS 倒相器版图中，需要在 P 型衬底中部分放置 P 有源区的原因是，与 N 阱中的 N 有源区相互对称。（是否 14.半导体掺杂的扩散工艺，通常分为预淀积和再分布两个工艺步骤，在再分布过程中，扩散层的结深会增）））的连接关系。）是验证版图设计的主要方法。）越大，则晶体管呈现的电阻越小。）。
是否 18. 光刻胶显影后，光照区域的光刻胶被去掉了，这个过程被称作为负胶处理。是否 19. 版图中的 active 是指晶体管的有源区。是否 20. 版图中的 poly_contact，作用是有源区与金属的接题：CMOS 倒相器版图设计
一、单选题 1. CMOS 倒相器是将 NMOS 负载倒相器进行了改进，负载管用了 PMOS 管，这样改进的好处是电路( 速度快功耗低易制造体积小 2. PN 结二极管的电容，除了势垒电容外，还有扩散电容；对于势垒电容，PN 结二极管无论如何偏置均存在，而对于扩散电容，则是当二极管（零偏反偏正偏任意偏置 3. CMOS 倒相器电路的所有的电接触都是在芯片的( 反面正面侧面任意面 4. 如果将一个 CMOS 倒相器的 W/L 设计的越大，那么它的容性驱动能力（越差越好不变前面三个答案都不对 5. 现代集成电路制作工艺有三个主要的工艺技术，下述工艺技术中，不是这三个主要工艺技术的是（掺杂技术薄膜制作技术）。）。 )实现的。）时存在。 )。

集成电路版图设计_实验四习题

集成电路版图设计_实验四习题
实验四：
1、新建版图文件后需要进行栅格设置，栅格设置的路径是: ；
2、调用库中的NMOS器件，设置Length= ；Total width= ；Gate
connection= ；bodytie Type= , 方向为；
3、调用库中的PMOS器件，设置Length= ；Total width= ；Gate
connection= ；bodytie Type= , 方向为；
4、采用金属层和工具绘制电源VDD线和地线GND；
5、采用金属层连接PMOS和NMOS的栅极；
6、拉伸线条的命令是，快捷键是；
7、移动元器件的命令是，快捷键是；
8、缩小视图的命令是，快捷键是；
9、添加标尺的命令是，快捷键是；
10、Creat label采用的图层名称是；
10、对版图做DRC检查，命令的路径是；
11、说明DRC检查需要做哪些设置？gpdk090DRC规则加载的路径是什么？
12、DRC通常会做哪些规则检查？
13、LVS如何设置？。

版图复习题-解答(1)

选择NMOS器件的衬底是型半导体。

（ B ）A. N型 B. P型C. 本征型D. 耗尽型N型半导体材料的迁移率比P型半导体材料的迁移率（C）A. 相等 B. 小C. 大D. 不确定在layout中给金属线加线名标注，即用lable按schematic的Pin的要求对所要标注的金属线进行说明，通常对metal1层加Pin的标注是用下列层次中的哪一层？（b）A. metal1 layerB. mt1txt layerC. metal2 layerD. mt2txt layer在集成电路版图设计中，via1层通常是用来做第一层金属层和下列哪些层次的通孔层的？（A）A. metal2B. activeC. polyD. nmell在集成电路版图设计中，如果想插入一个器件或单元，请问用哪个快捷键？（C）A. a B. cC. iD. k在集成电路版图设计中，如果想把画过的尺子清除掉，请问用哪个快捷键？（D）A. aB. kC. iD. shift k在一个一般的制程中，下列材料集成电阻，方块电阻最大的是（B）A. 扩散电阻 B. 阱电阻C. 多晶硅电阻D. 铝层连线电阻下列关于保护环的说法不正确的是。

（ D ）A. 保护环的目的是给衬底或阱提供均匀的偏置电压。

B. 保护环可以接在VDD或GND上。

C. 保护环可以减少衬底耦合噪声对敏感电路的影响。

D. 保护环无助于闩锁效应的避免。

设计模拟版图时，要考虑的问题比作数字版图多，下列哪个方面不要考虑？（a ）A. 面积要小B．寄生效应（parasitics）C．对称（matching）D．噪声问题（noise issues）关于集成电路中的无源器件说法不正确的是。

（ C ）A. 集成电路无法高效的实现高值无源器件。

B．要精确实现某一特定阻值的电阻几乎是不可能的。

C．由于制造工艺的偏差，无源器件的比例容差（Ratio Tolerance）也必定很大。

D．尽管存在制造工艺上的偏差，但是无源器件的比例容差（Ratio Tolerance）可以控制在很小的范围内。

集成电路版图设计习题答案第九章集成电路版图设计实例

第9章集成电路版图设计实例【习题答案】1．版图设计关于数字地和模拟地的考虑事项是什么？答：一般的模拟集成电路中，通常既有数字信号又有模拟信号，数字信号和模拟信号之间容易发生干扰。

在版图设计过程中，还要考虑地噪声对电路的影响。

即在整体版图的设计中，需着重考虑电路噪声问题，按照尽量降低噪声的原则进行电路的整体布局。

首先，在总体版图的布局上，尽量将数字部分远离模拟部分，如果总体电路中模拟部分偏多，则在版图设计中将数字部分放在靠边的位置，而且把模拟部分中最容易被数字干扰的部分放到离数字部分最远的位置，同时在数字部分和模拟部分中间用接地的衬底接触来进行隔离，反之亦然。

其次，采用隔离环设计，对每个单元模块都用一层接地的衬底接触，一层接电源的N阱构成的隔离环来进行隔离。

对于整个模拟部分和数字也分别采用相同的隔离环隔离，数字电路的隔离环可以吸收数字电路的衬底噪声，从而可以减少通过衬底串扰到模拟电路的衬底噪声。

隔离环包的层数越多，理论上吸收衬底噪声效果越好。

但是要避免数字电路的p隔离环紧靠模拟电路的p型隔离环，因为在这种情况下数字地的噪声会串扰到模拟地。

从而使模拟地受到干扰。

最后，除了数字模块之外的其它单元模块尽量将距离缩短，这样一方面能尽量地减少互连线经过别的区域引入噪声，同时也能降低引线过长引起电压信号的衰减。

2．总结自己的版图设计技巧和经验。

3. 共质心MOS管设计时的注意事项是什么？答：低精度要求可采用一维共质心，高精度要求必须采用二维共质心。

共质心设计时需保证MO管的对称性和电流通路的对称性。

4. 静电保护的种类以及版图设计注意事项。

答：常用的二极管式的静电保护分为两种方式，一种是用MOS晶体管连接成二极管形式的静电保护，一种利用CMOS工艺中二极管的静电保护。

在MOS型静电保护版图设计中，主要考虑以下几点：●MOS管要分成多个管，叉指结构，以便形成多支路共同放电。

●因为放电瞬间流经MOS管的电流特别大，构成整个放电通路的任何导线的宽度一定要有足够保证，而且CMOS工艺对于每个接触孔能通过的电流密度还有要求，因此还要保证放电通路导线上孔的数目应尽量多。

集成电路版图设计考试题目

集成电路版图设计考试题⽬1、集成电路版图设计师共设 4 个等级，分别是__版图设计员__、__助理版图设计师__、__版图设计师__、__⾼级版图设计师__。

2、元素周期表中⼀些元素（如硅锗）的电学特性介于⾦属与⾮⾦属之间，叫__半导体__。

3、标准双极⼯艺基区⽅块电阻的典型范围为__100 ~ 200 ?/□__。

4、发射区电阻必须置于适合的隔离岛中，通常的做法是发射区电阻制作在基区扩散内，基区扩散⼜制作在⼀个__N阱__内。

5、在零偏压下，这种电容能提供较⼤的单位⾯积电容（典型值为 0.8fF/um2）,但这种电容会随着反偏电压的增⼤⽽逐渐__减⼩__。

6、使⽤⾼介电常数的电介质，利⽤相对较⼩的区域制作__⼤电容器__。

7、结电容通常作在隔离岛内，隔离岛必须制作接触以确保集电结__反偏__，该接触也是的集电结和发射结并联，从⽽增⼤了总电容。

8、品质因数的⼀般性原则寄⽣效应越⼩，Q__越⼤__。

9、集电极开路时发射结击穿电压表⽰为 VEBO。

对于标准双极型⼯艺制造的 NPN晶体管，VEBO⼤约 __7V__左右。

10、当 NPN 晶体管的发射结和集电结都处于正偏时就会进⼊__饱和⼯作__状态。

11、发射结齐纳⼆极管的发射区通常为圆形或椭圆形。

采⽤圆形是为了防⽌发射区拐⾓处的__电场增强__。

12、使⽤N型外延层，必须加⼊深的轻掺杂P型扩散区⽤于制作 __NMOS___ 晶体管13、MOS晶体管是__4__端器件。

14、器件的⼏何图形加⼯精确的介质物理学对图像的⼤⼩和__层次__15、集成电路版图设计步骤：__线路图__、___版图__、__DRC__、__LVS__16、LayOut的含义是指：___版图__17、集成电阻通常由扩散或者沉淀层形成，通常可以⽤厚层⼀定的薄膜作为模型，因此习惯上把电阻率和厚度合成⼀个单位，称为__⽅块电阻__。

18、由于其较⼩的⽅块电阻，发射区是唯⼀适合于制作较⼩电阻（0.5 ~ 100?）的区域。

集成电路版图设计习题答案第八章MOS场效应晶体管

集成电路版图设计习题答案第8章 MOS场效应晶体管【习题答案】1．请画出MOS晶体管的结构示意图。

答：2．请简述MOS晶体管各个版图层的作用。

●答：阱层（Well）：阱层定义在衬底上制备阱的区域。

NMOS管制备在P型衬底上，PMOS管制备在N型衬底上。

一块原始的半导体材料，掺入的杂质类型只能有一种，即该衬底不是N型就是P型。

如果不对衬底进行加工处理的话，该衬底只能制备一种MOS晶体管。

CMOS集成电路是把NMOS晶体管和PMOS晶体管制备在同一个硅片衬底上，为了能够制造CMOS集成电路，需要对衬底进行处理，利用掺杂工艺在衬底上形成一个区域，该区域的掺杂类型和衬底的掺杂类型相反，这个区域就称为阱。

●有源区层（Active）：有源区层的作用是在衬底上定义制作有源区的区域，该区域包括源区、漏区和沟道。

在衬底上淀积厚氧化层，利用光刻和刻蚀工艺在衬底上开窗口并把厚氧化层除去就可形成有源区，有源区之外的区域是场区。

显然，MOS管必须而且只能制备在有源区内。

●多晶硅层（Poly）：多晶硅层的作用是定义制作多晶硅材料的区域。

最早的MOS集成电路制造工艺只能制备一层多晶硅，而现在已经有能够制备两层多晶硅的工艺了。

对于双层多晶硅工艺，第一层多晶硅主要用来制作栅极、导线和多晶硅—多晶硅电容的下极板，第二层多晶硅主要用来制作多晶硅电阻和多晶硅－多晶硅电容的上极板。

双层多晶硅工艺具有多晶硅1和多晶硅2这两个版图层。

●P+注入层和N+注入层（P+implant和N+ implant）：P+注入层定义注入P+杂质离子的区域，而N+注入层定义注入N+杂质离子的区域。

由于NMOS晶体管和PMOS晶体管的结构相同，只是源漏区的掺杂类型相反。

同时，有源区层只是定义了源区、漏区和沟道的区域，却没有说明源区和漏区的掺杂类型。

P+注入层和N+注入层说明了注入杂质的类型，也就是说明了有源区的导电类型，实现了NMOS晶体管和PMOS晶体管的区分。

集成电路版图设计习题答案第四章电阻

第4章电阻【习题答案】1．请解释方块电阻及其使用方块电阻的意义。

答：电阻的阻值可以用方块电阻乘以方块数得到，其中方块电阻与工艺有关，可通过查工艺手册或设计手册得到。

长和宽相等的电阻包含一个方块，其电阻值为一个方块电阻；长是宽两倍的电阻包含两个方块，其电阻值为两个方块电阻。

方块电阻也称为薄层电阻。

对于相同的集成电路工艺，同一材料的方块电阻是相同的。

有了方块电阻的概念，我们就不必再考虑材料的厚度了，只需关心材料的长度和宽度就可以了。

由于版图设计是利用平面作图方法，因此只考虑长和宽对于电阻的版图设计是非常方便的。

2．集成电路中的电阻主要包括（有源电阻）和（无源电阻）。

3．集成电路中的无源电阻主要包括（多晶硅电阻）、（阱电阻）、（有源区电阻）和（金属电阻）。

4．集成电路中电阻的设计依据主要考虑（误差控制）和（电流密度）两方面。

5. 请解释集成电路中电阻的设计依据。

答：电阻的设计依据主要包括两个方面：误差控制和电流密度。

电阻的误差分析:由于制造工艺误差会导致电阻发生变化，而且总电阻应包括体区电阻、头区电阻和接触电阻。

由于芯片制造厂商能够很好地控制体电阻，而对于头区电阻和接触区电阻的控制却并不理想，因此我们希望，对于一个电阻，体电阻应该在总电阻中起到支配作用，即总电阻应远大于头区电阻和接触电阻。

如果一个电阻体材料的长度接近甚至小于头区材料长度和接触区长度，那么将很难控制该电阻的阻值。

关于电阻尺寸的经验法则为：体区材料的长度至少应为光刻和刻蚀工艺误差的100倍，宽度至少应该为光刻和刻蚀工艺的50倍。

如果需要进一步提高精度，那么长和宽还应该增加，因为线宽控制是不变的，长和宽的增加会提高精度。

电流密度也是电阻设计的一个重要依据。

在这里，电流密度指的是电阻中能够安全可靠通过的电流。

当电阻通过低于电流密度的电流时，电阻能够长期稳定地工作。

在集成电路中电阻的电流密度是比较保守的，可靠性系数通常要达到数万个小时。

有关电流密度的经验法则为：每微米宽度电阻的电流密度为0.5mA。

版图考试复习

1.集成电路概念：integrated Circuit（IC）2.集成电路分类：器件结构类型：双极型、MOS、BIMOS集成规模：SSI、MSI、LSI、VLSI、ULSI、GSI使用基片材料：单片集成、混合集成电路功能：数字、模拟、数模混合应用领域：通用集成电路、专用集成电路（ASIC）3.摩尔定律：价格不变时，集成电路上可容纳的器件数目，18-24个月翻一番。

4.描述IC工艺的五个技术指标：特征尺寸：器件中最小线条宽度晶片直径、芯片面积、封装、集成度 wafer\die\chip5.集成电路发展特点：特征尺寸、电源电压/单位功耗越来越低，晶圆尺寸、集成度、时钟速度、布线层数越来越大。

6.设计方法分类：全定制（ASIC）半定制（标准单元、积木门、门阵列）可编程IC（FPGA、PROM、PLA）7.集成电路设计流程自底向上：工艺-单元设计-功能块-子系统-系统设计自顶向下8.集成电路生产设计总流程1)PDK（Process Design Kits）PDK文件包括工艺仿真用的器件的SPICE参数，版图设计用的层次定义，设计规则，晶体管、电阻、电容等元件和通孔（via）、焊盘等基本结构的版图，与设计工具关联的设计规则检查DRC（Design Rule Check）、参数提取（EXTraction）和版图电路图对照LVS（Layout-vc-Schematic）用的文件。

最终生成的版图文件格式为GDS-II。

2掩模（Mask）:将版图数据定义的图形固化到铬板等材料的一套掩膜上。

3）流片（tapeout）:将版图数据定义的图形最终有序地固化到芯片上的过程。

9.版图设计：采用平面图的方法定义IC中所有器件和连线组成部分的位置和几何形状。

版图验证和检查DRC-几何设计规则检查ERC-电学规则检查LVS-网表一致性检查POSTSIM——后仿真10.版图与线路图、工艺之间的关系1）逻辑图（线路图）--——-版图-——-工艺（流片，形成实物产品）版图决定于线路图，版图必须和线路图完全一一对应，根据版图提出的线路图，必须完全实现需求的逻辑功能。

集成电路基础知识单选题100道及答案解析

集成电路基础知识单选题100道及答案解析1. 集成电路的英文缩写是（）A. ICB. CPUC. PCBD. ROM答案：A解析：集成电路的英文是Integrated Circuit，缩写为IC。

2. 以下不属于集成电路制造工艺的是（）A. 光刻B. 蚀刻C. 焊接D. 扩散答案：C解析：焊接通常不是集成电路制造的核心工艺，光刻、蚀刻和扩散是常见的制造工艺。

3. 集成电路中，负责存储数据的基本单元是（）A. 晶体管B. 电容器C. 电阻器D. 触发器答案：D解析：触发器是集成电路中用于存储数据的基本单元。

4. 以下哪种材料常用于集成电路的制造（）A. 玻璃B. 塑料C. 硅D. 铝答案：C解析：硅是集成电路制造中最常用的半导体材料。

5. 集成电路的发展遵循（）定律A. 摩尔B. 牛顿C. 爱因斯坦D. 法拉第答案：A解析：集成电路的发展遵循摩尔定律。

6. 集成电路封装的主要作用不包括（）A. 保护芯片B. 散热C. 提高性能D. 便于连接答案：C解析：封装主要是保护、散热和便于连接，一般不能直接提高芯片的性能。

7. 在数字集成电路中，逻辑门是由（）组成的A. 二极管B. 三极管C. 场效应管D. 晶闸管答案：C解析：场效应管常用于数字集成电路中构成逻辑门。

8. 以下哪种集成电路属于模拟集成电路（）A. 微处理器B. 计数器C. 放大器D. 编码器答案：C解析：放大器属于模拟集成电路，其他选项通常属于数字集成电路。

9. 集成电路的集成度是指（）A. 芯片面积B. 晶体管数量C. 工作频率D. 功耗答案：B解析：集成度通常指芯片上晶体管的数量。

10. 集成电路设计中，常用的硬件描述语言有（）A. C 语言B. Java 语言C. VerilogD. Python 语言答案：C解析：Verilog 是集成电路设计中常用的硬件描述语言。

11. 以下关于集成电路测试的说法错误的是（）A. 可以检测芯片的功能是否正常B. 可以提高芯片的可靠性C. 测试只在生产完成后进行D. 有助于筛选出不合格的芯片答案：C解析：集成电路测试在生产过程的多个阶段都可能进行，不只是在生产完成后。

集成电路CAD复习

集成电路CAD一、填空题1、集成电路规模括：小规模集成电路、中规模集成电路、大规模集成电路、超大规模集成电路、甚大规模集成电路。

2、芯片的设计按设计对象分，可分为：正向设计、反向设计。

3、集成电路半定制设计方包括：门阵列设计方法、门海设计方法、标准单元设计方法、可编程逻辑器件设计方法。

4、门阵列的版图布置有三个区域，分别为：（I/O）和压焊块、单元区、布线通道区。

5、有通道门阵列单元结构包括：CMOS单元结构、TTL门阵列单元结构。

6、用栅格结构，通过金属内连而形成的功能电路称为：宏单元。

7、一个单元中的两个门电路必须采用电源连接技术进行隔离。

8、单元库中的每个单元都具有3种描述方式，分别是：单元的逻辑符号、单元的拓扑版图、单元的掩膜版图。

9、可编程逻辑器件PLD由逻辑阵列、输出单元（或宏单元）组成。

10、逻辑阵列由“与”矩阵、“或”矩阵和反相器组成。

11、SPICE中的双极型晶体管模型常采用 EM 模型和 GP 模型。

12、SPICE语句M3 11 13 12 10 NMOD，其中M3指的是 MOSFET 、10节点指的是衬底、11节点指的是漏极、12节点指的是源极、13节点指的是栅极。

13、SPICE操作中，用鼠标左键单击，则选中元器件，快捷键 Ctrl+R可以对该元器件进行旋转，快捷键 Ctrl+F 可以对该元器件进行镜像。

14、在PSPICE中Analysis菜单的Setup对话框中，DC Sweep意思是直流扫描分析，Transient...功能是瞬态分析。

15、电路模拟的三个步骤是：建立电路关系，列电路基本方程，求解电路基本方程。

二、选择题1、要求获得最高速度、最低功耗和最小芯片面积的设计，选择哪种设计方法最合适。

（ C ）A、半定制设计B、可编程逻辑设计C、全定制设计D、门海设计2、哪种设计方法取消常规门阵列的布线通道，宏单元之间的连线将在无用的器件区上进行。

（ C ）A、全定制设计B、可编程逻辑设计C、门海设计D、标准单元设计3、以下哪个器件的“与”矩阵和“或”矩阵都可以编程。

集成电路版图基础知识练习

集成电路版图基础知识练习⼀、填空1.ls (填写参数)命令⽤于显⽰隐藏⽂件。

（-a）2.进⼊当前⽬录的⽗⽬录的命令为(%cd ..)3.查看当前⼯作⽬录的命令为：（%pwd）4.⽬录/home/www/uuu已建⽴，当前⼯作⽬录为/home/www，采⽤绝对路径进⼊/home/www/uuu的命令为：（%cd /home/www/uuu）5.假设对letter⽂件有操作权限，命令%chmod a+rw letter会产⽣什么结果：（对所有的⽤户增加读写权限。

）6.显⽰当前时间的命令为：（%date）7.打开系统管理窗⼝的命令为：（%admintool）8.与IP地址为166.111.4.80的主机建⽴FTP连接的命令为：（%ftp166.111.4.80 or %ftp %open 166.111.4.80）9.建⽴FTP连接后，接收单个⽂件的命令为：（%get）10.建⽴FTP连接后，发送多个⽂件的命令为：（%mput）11.有⼀种称为0.13um 2P5M CMOS单井⼯艺, 它的特征线宽为______，互连层共有_____层，其电路类型为_______。

0.13um 7 CMOS12.请根据实际的制造过程排列如下各选项的顺序：a.⽣成多晶硅b.确定井的位置和⼤⼩c.定义扩散区，⽣成源漏区d.确定有源区的位置和⼤⼩e.确定过孔位置正确的顺序为：___ _________________。

bdace13.集成电路中的电阻主要有__________, ____________, _____________三种。

井电阻，扩散电阻，多晶电阻14.为⽅便版图绘制，通常将Contact独⽴做成⼀个单元，并以实例的⽅式调⽤。

若该Contact单元称为P型Contact，由4个层次构成，则该四个层次分别为：_________，_________, _________, ___________. active, P+ diffusion, contact, metal.15.CMOS⼯艺中，之所以要将衬底或井接到电源或地上，是因为___________________________________。

集成电路基础工艺和版图设计测试试卷

集成电路基础工艺和版图设计测试试卷（考试时间：60分钟，总分100分）第一部分、填空题（共30分。

每空2分）1、NMOS是利用电子来传输电信号的金属半导体；PMOS是利用空穴来传输电信号的金属半导体。

2、集成电路即“IC”，俗称芯片，按功能不同可分为数字集成电路和模拟集成电路，按导电类型不同可分为双极型集成电路和单极型集成电路，前者频率特性好，但功耗较大，而且制作工艺复杂，不利于大规模集成；后者工作速度低，但是输入阻抗高、功耗小、制作工艺简单、易于大规模集成。

3、金属(metal)—氧化物(oxid)—半导体(semiconductor)场效应晶体管即MOS管，是一个四端有源器件，其四端分别是栅极、源极、漏极、背栅。

4、集成电路设计分为全定制设计方法和半定制设计方法，其中全定制设计方法又分为基于门阵列和标准单元的设计方法，芯片利用率最低的是基于门阵列的设计方法。

第二部分、不定项选择题（共45分。

每题3分，多选，错选不得分，少选得1分）1、在CMOS集成电路中，以下属于常用电容类型的有（ABCD）A、MOS电容B、双层多晶硅电容C、金属多晶硅电容D、金属—金属电容2、在CMOS集成电路中，以下属于常用电阻类型的有（ABCD）A、源漏扩散电阻B、阱扩散电阻C、沟道电阻D、多晶硅电阻3、以下属于无源器件的是（CD ）A、MOS晶体管B、BJT晶体管C、POL Y电阻D、MIM电容4、与芯片成本相关的是（ABC）A、晶圆上功能完好的芯片数B、晶圆成本C、芯片的成品率D、以上都不是5、通孔的作用是（AB ）A、连接相邻的不同金属层B、使跳线成为可能C、连接第一层金属和有源区D、连接第一层金属和衬底6、IC版图的可靠性设计主要体现在（ABC）等方面，避免器件出现毁灭性失效而影响良率。

A、天线效应B、闩锁（Latch up）C、ESD(静电泄放)保护D、工艺角（process corner）分析7、减小晶体管尺寸可以有效提高数字集成电路的性能，其原因是（AB）A、寄生电容减小，增加开关速度B、门延时和功耗乘积减小C、高阶物理效应减少D、门翻转电流减小8、一般在版图设计中可能要对电源线等非常宽的金属线进行宽金属开槽，主要是抑制热效应对芯片的损害。

集成电路版图设计习题答案第二章集成电路制造工艺

集成电路版图设计习题答案第2章集成电路制造工艺【习题答案】1．硅片制备主要包括（直拉法）、（磁控直拉法）和（悬浮区熔法）等三种方法。

2．简述外延工艺的用途。

答：外延工艺的应用很多。

外延硅片可以用来制作双极型晶体管，衬底为重掺杂的硅单晶（n +），在衬底上外延十几个微米的低掺杂的外延层（n ），双极型晶体管（NPN ）制作在外延层上，其中b 为基极，e 为发射极，c 为集电极。

在外延硅片上制作双极型晶体管具有高的集电结电压，低的集电极串联电阻，性能优良。

使用外延硅片可以解决增大功率和提高频率对集电区电阻要求上的矛盾。

图外延硅片上的双极型晶体管集成电路制造中，各元件之间必须进行电学隔离。

利用外延技术的PN 结隔离是早期双极型集成电路常采用的电隔离方法。

利用外延硅片制备CMOS 集成电路芯片可以避免闩锁效应，避免硅表面氧化物的淀积，而且硅片表面更光滑，损伤小，芯片成品率高。

外延工艺已经成为超大规模CMOS 集成电路中的标准工艺。

3．简述二氧化硅薄膜在集成电路中的用途。

答：二氧化硅是集成电路工艺中使用最多的介质薄膜，其在集成电路中的应用也非常广泛。

二氧化硅薄膜的作用包括：器件的组成部分、离子注入掩蔽膜、金属互连层之间的绝缘介质、隔离工艺中的绝缘介质、钝化保护膜。

4．为什么氧化工艺通常采用干氧、湿氧相结合的方式？答：干氧氧化就是将干燥纯净的氧气直接通入到高温反应炉内，氧气与硅表面的原子反应生成二氧化硅。

其特点：二氧化硅结构致密、均匀性和重复性好、针孔密度小、掩蔽能力强、与光刻胶粘附良好不易脱胶；生长速率慢、易龟裂不宜生长厚的二氧化硅。

湿氧氧化就是使氧气先通过加热的高纯去离子水（95℃），氧气中携带一定量的水汽，使氧化气氛既含有氧，又含有水汽。

因此湿氧氧化兼有干氧氧化和en +SiO 2n -Si 外延层 n +Si 衬底水汽氧化的作用，氧化速率和二氧化硅质量介于二者之间。

实际热氧化工艺通常采用干、湿氧交替的方式进行。

集成电路版图设计电路设计微电子工艺IC芯片笔试面试题目-----超全了

集成电路设计基础（工艺、版图、流程、器件）1、什么叫Latchup，如何预防闩锁效应?（仕兰、科广试题）Q1为一纵向PNP BJT, 基极(base)是nwell, 基极到集电极(collector)的增益可达数百倍；Q2是一横向的NPN BJT，基极为P substrate，到集电极的增益可达数十倍；Rwell是nwell的寄生电阻；Rsub是substrate电阻。

以上四元件构成可控硅（SCR）电路，当无外界干扰未引起触发时，两个BJT 处于截止状态，集电极电流是C-B的反向漏电流构成，电流增益非常小，此时Latch up不会产生。

当其中一个BJT的集电极电流受外部干扰突然增加到一定值时，会反馈至另一个BJT，从而使两个BJT因触发而导通，VDD至GND（VSS）间形成低抗通路，Latch up由此而产生。

产生Latch up 的具体原因：• 芯片一开始工作时VDD变化导致nwell和P substrate间寄生电容中产生足够的电流，当VDD变化率大到一定地步，将会引起Latch up。

• 当I/O的信号变化超出VDD-GND（VSS）的范围时，有大电流在芯片中产生，也会导致SCR的触发。

• E SD静电加压，可能会从保护电路中引入少量带电载子到well或substrate中，也会引起SCR的触发。

• 当很多的驱动器同时动作，负载过大使power和gnd突然变化，也有可能打开SCR的一个BJT。

• Well 侧面漏电流过大。

消除“Latch-up”效应的方法：版图设计时：①为减小寄生电阻Rs和Rw，版图设计时采用双阱工艺、多增加电源和地接触孔数目，加粗电源线和地线，对接触进行合理规划布局，减小有害的电位梯度；②避免source和drain的正向偏压；③使用Guard ring: P+ ring环绕nmos并接GND；N+ ring环绕pmos并接VDD，一方面可以降低Rwell和Rsub的阻值，另一方面可阻止载流子到达BJT的基极。

集成电路版图设计习题答案第六章二极管与外围器件

第6章二极管与外围器件【习题答案】1．在标准CMOS集成电路制造工艺下，二极管主要包括（衬底二极管）和（阱二极管）两种。

2．请画出标准CMOS工艺的环状结构二极管的版图示意图。

答：图环状结构衬底二极管示意图图环状结构阱二极管示意图3．请解释衬底二极管和阱二极管在集成电路中作用的区别。

答：衬底二极管与阱二极管制作的方法不同，二者的作用也不相同。

以CMOS P型衬底N阱工艺为例，由于P型衬底必须接电路的最低电位，才能保证整个芯片上电路的正常工作，因此衬底二极管只能应用于ESD保护中输入到负电源的保护通路。

而阱二极管制作在N阱里，对于N阱工艺，N阱可以接最高电位，也可不接最高电位。

如果接最高电位，将形成ESD保护中的输入到正电源的保护通路。

如果不接最高电位，则可将其应用于一般电路中。

4．请分析静电放电对MOS集成电路的损坏。

答：当一高电势的带电体接触到电路的外引脚时，静电放电（ESD）现象就会发生。

由于MOS器件的栅极下面存在二氧化硅层，所以具有极高的绝缘电阻。

当在栅极发生静电放电而栅极又处于浮置状态时，静电感应的电荷无法很快地泄放掉，而该氧化层又非常薄，静电感应电荷使得栅极与衬底之间会产生非常高的电场，一旦该电场强度超过栅极氧化层的击穿电压，则会发生栅极击穿导致MOS器件损坏。

栅极氧化层被击穿后，栅极与沟道之间的电阻变得很低，而且栅极失去了对沟道电流的控制，MOS管失效了。

MOS器件遭受静电放电后产生的破坏除了栅极击穿外，还包括PN结击穿。

MOS管的源和漏与衬底之间依靠PN结来隔离，如果静电放电发生在源或漏的PN结处，无论PN结是正偏还是反偏，一旦PN结流过很大的电流，PN结就可能烧毁，造成源或漏与衬底的短路，MOS管失效。

5. 请画出静电放电保护电路示意图，并解释其工作原理。

答：图利用二极管和电阻构成的静电放电保护电路该静电放电保护电路的工作原理是利用二极管的正向导通、反向截止将输入电压的幅度控制在一定的范围内，从而避免高电压对内部电路的损害。

1+X集成电路理论练习题库与答案

1+X集成电路理论练习题库与答案一、单选题（共39题，每题1分，共39分）1.晶圆检测工艺中，6英寸的晶圆进行晶圆墨点烘烤时，烘烤时长一般为（）分钟。

A、5B、1C、10D、20正确答案：A2.Cadence中库管理由高到低分别是（）。

A、库-单元-视图B、库-视图-单元C、单元-库-视图D、单元-视图-库正确答案：A3.管装装内盒时，在内盒上贴有( )种标签。

A、1B、2C、3D、4正确答案：B答案解析：管装内盒上的标签有合格标签和含芯片信息的标签。

4.在Altium Designer软件中完成电路设计之后，为了验证所布线的电路板是符合设计规则的，现在设计者要运行（）。

A、Board Layers &ColorsB、Design Rule CheckC、Project Outputs for MultivibratorD、PCB Rules and constraints Editor正确答案：B5.在原理图编辑器内，执行Tools→Footprint Manager命令，显示（）。

A、Navigator面板B、封装管理器检查对话框C、工程变更命令对话框D、Messages窗口正确答案：B6.载入元件库：Altium Designer系统默认打开的元件库有两个：常用分立元器件库（）；常用接插库（）。

A、Devices.IntLib；Miscellaneous Connectors.IntLibB、Devices.IntLib；Connectors.IntLibC、Miscellaneous Devices.IntLib；Connectors.IntLibD、Miscellaneous Devices.IntLib；Miscellaneous Connectors.IntLib正确答案：D7.{以串行测试为例，假设A,B轨道测试合格，C轨道测试不合格，芯片移动的路线是（）。

}A、A测试轨道→分选梭1→B测试轨道→分选梭2→C测试轨道→分选梭3→D合格轨道→分选梭4→不良品料管；B、A测试轨道→分选梭1→B测试轨道→分选梭2→C不合格轨道→分选梭3→D不合格轨道→分选梭4→不良品料管；C、A测试轨道→分选梭1→B测试轨道→分选梭2→C不合格轨道→分选梭3→D不合格轨道→分选梭4→不良品料管D、A测试轨道→分选梭1→B测试轨道→分选梭2→C测试轨道→分选梭3→D不合格轨道→分选梭4→不良品料管正确答案：D答案解析：重力式分选机进行串行测试时，A,B轨道测试合格，C轨道测试不合格，芯片移动的路线是：分选梭1将A轨道测试合格的芯片送入B 测试轨道，B轨道测试合格后，分选梭2将芯片送人C测试轨道，C轨道测试不合格后，分选梭3将芯片送入D不合格轨道，分选梭4将芯片放入不良品料管中。

集成电路基础知识试题

集成电路基础知识试题### 集成电路基础知识试题#### 一、选择题（每题2分，共20分）1. 集成电路的英文缩写是：A. ICB. CPUC. RAMD. ROM2. 下列哪个不是集成电路的基本元件？A. 晶体管B. 电阻C. 电容D. 硬盘3. 集成电路的制造工艺中，光刻是用于：A. 形成电路图案B. 清洗硅片C. 检测电路D. 封装电路4. CMOS技术中，CMOS代表：A. 互补金属氧化物半导体B. 计算机操作与制造系统C. 复杂多输出系统D. 连续多输入系统5. 以下哪个是集成电路设计中的后端流程？A. 逻辑综合B. 电路仿真C. 布局与布线D. 原理图绘制#### 二、填空题（每空2分，共20分）6. 集成电路按照制造材料可以分为______和______两大类。

7. 集成电路的最小特征尺寸通常用______来表示。

8. 集成电路的功耗主要由______和______组成。

9. 在数字集成电路中，最基本的逻辑门是______、______、非门和或门。

10. 集成电路的封装类型包括DIP、BGA、______等。

#### 三、简答题（每题15分，共30分）11. 简述集成电路的发展历程及其对未来电子技术的影响。

集成电路自20世纪50年代诞生以来，经历了从小规模集成电路（SSI）到超大规模集成电路（VLSI）的快速发展。

这一过程不仅极大地推动了电子技术的革新，也为现代信息技术、通信技术、计算机技术等领域的发展奠定了基础。

集成电路的高集成度、低功耗、低成本等特点，使其成为现代电子设备不可或缺的核心组件。

未来，随着新材料、新工艺的不断涌现，集成电路将继续向着更高性能、更小尺寸的方向发展，为人类社会带来更多的便利和创新。

12. 解释什么是互补金属氧化物半导体（CMOS）技术，并简述其优缺点。

互补金属氧化物半导体（CMOS）技术是一种广泛应用于现代集成电路制造的工艺技术。

它利用了P型和N型MOSFET的互补特性，实现了低功耗、高集成度的电路设计。

集成电路版图设计习题答案第一章半导体器件理论基础

集成电路版图设计习题答案第1章半导体器件理论基础【习题答案】1．如何理解本征半导体和掺杂半导体材料的导电机理。

答：本征半导体就是一块没有杂质和缺陷的半导体，其晶格结构是完美的，在其内部除了硅原子外没有其它任何原子，因此是纯净的。

在绝对零度附近，本征半导体的共价键是完整的、饱和的，无本征激发，自然没有电子和空穴；当温度升高时，本征激发过程产生了电子和空穴，这些本征载流子的浓度虽然很低，但仍然可以导电。

在杂质半导体材料中，由于掺入杂质的数量远大于硅的本征载流子浓度，因此这些半导体材料的导电性不是由本征激发产生的载流子决定，而是受控于材料中所掺入的杂质（包括杂质的数量和类型）。

在半导体中可以掺入各种各样的杂质，但为了更好的控制半导体材料的导电性，通常掺入元素周期表中的III、V族元素。

杂质半导体的导电能力通常高于本征半导体。

2．如何理解空穴的导电机理。

答：空穴的导电作用如下图所示。

在下图中，位置（1）有一个空穴，它附近的价键上的电子就可以过来填补这个空位，例如从位置(2)跑一个价键电子到位置(1)去，但在位置（2）却留下了一个空位，相当于空穴从位置(1)移动到位置(2)去了。

同样，如果从位置(3)又跑一个电子到位置(2)去，空穴就又从位置(2)跑到位置(3)，……。

如果用虚线箭头代表空穴移动的方向，实线箭头代表价键电子移动的方向，就可以看出，空穴的移动可以等效于价键电子在相反方向的移动。

图空穴的导电作用3．简述PN结的结构与导电特性。

答：在一块半导体材料中，如果一部分是N型区，另一部分是P型区，那么在N型区和P型区的交界面处就形成了PN结（简称为结）。

当P型区和N型区相接触时，一些空穴就从P型区扩散到N型区中。

同样，一些电子也从N型中扩散到P型区中。

扩散的结果是在N型区和P型区的交界面处的两侧形成了带正、负电荷的区域，称为空间电荷区。

在空间电荷区内由于存在正负离子将形成电场，这个电场称为自建电场，电场的方向从N型区指向P型区。