专科《硬件描述语言和数字系统设计》_试卷_答案

专科《硬件描述语言和数字系统设计》

一、（共36题,共150分）

1. reg类型的数组通常用于描述存储器，reg [15: 0] MEM [0:1023];定义存储器字的位数为（2分）

A.1024

B.16

C.16384

D.1040

.标准答案：B

2. 下列关于同步有限状态机的描述错误的是（）（2分）

A.状态变化只能发生在同一个时钟跳变沿；

B.状态是否变化要根据输入信号，只要输入条件满足，就会立刻转入到下一个状态。

C.在时钟上升沿，根据输入信号的变化，确定电路状态

D.利用同步状态机可以设计出极其复杂灵活的数字逻辑电路系统

.标准答案：B

3. 关于如下描述，正确的说法是

( ) （2分）

A.这种描述是错误的

B.该电路不可综合

C.该电路不可综合，但生成的不是纯组合逻辑

D.以上说法都不对

.标准答案：D

4. 下列关于流水线的描述错误的是( ) （2分）

A.流水线设计就是将组合逻辑系统地分割，并在各个部分（分级）之间插入寄存器，并暂存中间数据的方法；

B.设计流水线目的是提高数据吞吐率

C.流水线缩短了在一个时钟周期内给的那个信号必须通过的通路长度，从而可以提高时钟频率

D.增加流水线长度可以节省更多延迟，流水线越长，首次延迟越大，系统频率就会降低。

.标准答案：D

5. 以下关于Top-Down的设计方法不正确的描述是( ) （2分）

A.Top-Down的设计方法首先从系统设计入手；

B.Top-Down设计中的系统总体仿真与所选工艺有关

C.Top-Down的设计方法从顶层进行功能划分和结构设计

D.自顶向下的设计方法可以早期发现结构上的错误

.标准答案：B

6. 在verilog中，下列哪些操作一定是单bit？（）（2分）

A.==

B.^

C.>

D.&& 

.标准答案：A,B,C,D

7. 下面哪些是verilog的关键字（）（2分）

A.input

B.assign

C.write

D.module

.标准答案：A,B,D

8. 全球主要的FPGA厂家有（）（2分）

A.Xilinx

B.Altera

C.Broadcom

ttice

.标准答案：A,B,D

9. 大规模数字逻辑设计原则，正确的说法有（）（2分）

A.异步设计原则

B.组合时序电路分开原则

C.面向RTL的原则

D.先电路后代码的原则

.标准答案：B,C

10. 下面有关SRAM,DRAM的叙述，正确的有（）（2分）

A.DRAM存储单元的结构比SRAM简单

B.DRAM比SRAM成本高

C.DRAM比SRAM速度快

D.DRAM要刷新，SRAM不刷新

.标准答案：A,D

11. 阻塞赋值与非阻塞赋值的差别及其各自的使用环境。（10分）标准答案：非阻塞（non-blocking)赋值语句(b

12. 下面是线性反馈移位寄存器的Verilog实现，请找出语法错误的地方，并修改

（20分）

标准答案：`define UD #1

module LFSR(SYSCLK,RST_B,DO);

input SYSCLK;

input RST_B;

output [7:0]DO;

wire SYSCLK;

wire RST_B;

reg [7:0] DO; parameter INIT=8'b1001_0001;

parameter COFF=8'b1111_0011;

wire [7:0] DO_N;

//M4 count.

always@ (posedge SYSCLK or negedge RST_B)

begin

if(!RST_B)

DO else

DO end

assignDO_N[0]=DO[7];

assignDO_N[1]=COFF[6] ?DO[1]^DO[7] : DO[0];

assignDO_N[2]=COFF[5] ?DO[2]^DO[7] : DO[1];

assignDO_N[3]=COFF[4] ?DO[3]^DO[7] : DO[2];

assignDO_N[4]=COFF[3] ?DO[4]^DO[7] : DO[3];

assignDO_N[5]=COFF[2] ?DO[5]^DO[7] : DO[4];

assignDO_N[6]=COFF[1] ?DO[6]^DO[7] : DO[5];

assignDO_N[7]=COFF[0] ?DO[7]^DO[7] : DO[6];

endmodule

13. 在以下定义的标识符中，选择定义正确的一个标识符（）（2分）

A.34net

B.

C.

D.

.标准答案：C

14. 由于线网类型代表的是物理连接线，因此它不存贮逻辑值，必须由器件所驱动。当一个wire类型的信号没有被驱动时，缺省值（）（2分）

A.1

B.0

C.x

D.z

.标准答案：D

15. 信号没有定义数据类型时，缺省为( )类型（2分）

A.reg

B.wire

C.tri

D.不可用

.标准答案：B

16. 输入端口可以由net/register驱动，但输入端口只能是( ) （2分）

A.reg

B.wire

C.integer

D.tri

.标准答案：B

17. 输出端口可以是net/register类型，输出端口只能驱动（2分）

A.reg

B.wire

C.integer

D.tri

.标准答案：B

18. 在verilog设计中，下列说法正确的是（）（2分）