专科《硬件描述语言和数字系统设计》_试卷_答案
专科《硬件描述语言和数字系统设计》_试卷_答案
专科《硬件描述语⾔和数字系统设计》_试卷_答案专科《硬件描述语⾔和数字系统设计》⼀、（共36题,共150分）1. reg类型的数组通常⽤于描述存储器，reg [15: 0] MEM [0:1023];定义存储器字的位数为（2分）A.1024B.16C.16384D.1040.标准答案：B2. 下列关于同步有限状态机的描述错误的是（）（2分）A.状态变化只能发⽣在同⼀个时钟跳变沿；B.状态是否变化要根据输⼊信号，只要输⼊条件满⾜，就会⽴刻转⼊到下⼀个状态。
C.在时钟上升沿，根据输⼊信号的变化，确定电路状态D.利⽤同步状态机可以设计出极其复杂灵活的数字逻辑电路系统.标准答案：B3. 关于如下描述，正确的说法是( ) （2分）A.这种描述是错误的B.该电路不可综合C.该电路不可综合，但⽣成的不是纯组合逻辑D.以上说法都不对.标准答案：D4. 下列关于流⽔线的描述错误的是( ) （2分）A.流⽔线设计就是将组合逻辑系统地分割，并在各个部分（分级）之间插⼊寄存器，并暂存中间数据的⽅法；B.设计流⽔线⽬的是提⾼数据吞吐率C.流⽔线缩短了在⼀个时钟周期内给的那个信号必须通过的通路长度，从⽽可以提⾼时钟频率D.增加流⽔线长度可以节省更多延迟，流⽔线越长，⾸次延迟越⼤，系统频率就会降低。
.标准答案：D5. 以下关于Top-Down的设计⽅法不正确的描述是( ) （2分）A.Top-Down的设计⽅法⾸先从系统设计⼊⼿；B.Top-Down设计中的系统总体仿真与所选⼯艺有关C.Top-Down的设计⽅法从顶层进⾏功能划分和结构设计D.⾃顶向下的设计⽅法可以早期发现结构上的错误.标准答案：B6. 在verilog中，下列哪些操作⼀定是单bit？（）（2分）A.==B.^C.>D.&&.标准答案：A,B,C,D7. 下⾯哪些是verilog的关键字（）（2分）A.inputB.assignC.writeD.module.标准答案：A,B,D8. 全球主要的FPGA⼚家有（）（2分）A.XilinxB.AlteraC.Broadcom/doc/1830848533687e21ae45a947.html ttice.标准答案：A,B,D9. ⼤规模数字逻辑设计原则，正确的说法有（）（2分）A.异步设计原则B.组合时序电路分开原则C.⾯向RTL的原则D.先电路后代码的原则.标准答案：B,C10. 下⾯有关SRAM,DRAM的叙述，正确的有（）（2分）A.DRAM存储单元的结构⽐SRAM简单B.DRAM⽐SRAM成本⾼C.DRAM⽐SRAM速度快D.DRAM要刷新，SRAM不刷新.标准答案：A,D11. 阻塞赋值与⾮阻塞赋值的差别及其各⾃的使⽤环境。
硬件描述语言AHDL
a0: in std_logic;
z0: out std_loigc);
end entity and2;
注：数据类型 time 用于仿真模块的设计。 综合器仅支持数据类型为整数的类属值。
6
用VHDL描述的可置数16位计数器：
7
2、VHDL语言可读性强，易于修改和发现错误。 3、VHDL具有丰富的仿真语句和库函数，可对 VHDL源代码进行早期功能仿真，有利于大 系统的设计与验证。 4、VHDL设计与硬件电路关系不大。 5、VHDL设计不依赖于器件，与工艺无关 。 6、移植性好。 7、VHDL体系符合TOP-DOWN和CE（并行工程）设计 思想。 8、VHDL设计效率高，产品上市时间快，成本低。 9、易于ASIC实现。
17
1、类属说明 类属说明：
确定实体或组件中定义的局部常数。模 块化设计时多用于不同层次模块之间信息的 传递。可从外部改变内部电路结构和规模。 类属说明必须放在端口说明之前。
Generic (
常数名称：类型 [：= 缺省值] {常数名称：类型 [：= 缺省值]} )；
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类属常用于定义： 实体端口的大小、
16
一、实体（说明）
实体（说明）：
定义系统的输入输出端口
语法：
ENTITY <entity_name> IS Generic Declarations Port Declarations END <entity_name>; (1076-1987 version) END ENTITY <entity_name> ; ( 1076-1993 version)
VHDL是电子系统设计者和 EDA工具之 间的界面。 EDA工具及 HDL的流行，使电子系统向集 成化、大规模和高速度等方向发展。
VHDL试卷6套
番茄花园一、 填空题（ 分 每空格 分）、一个完整的 语言程序通常包含 实体（ ） ， 构造体（ ）， 配置（ ）， 包集合（ ）和 库（ ） 各部分。
、在一个实体的端口方向说明时，输入使用 表示，那么构造体内部不能再使用的输出是用 表示；双向端口是用 表示；构造体内部可再次使用的输出是用 表示；、一个构造体可以使用几个子结构，即相对比较独立的几个模块来构成。
语言可以有以下 种形式的子结构描述语句： 语句结构； 语句结构和 结构。
、 的客体，或称数据对象包括了常数、 变量 和 信号 。
、请列出三个 语言的数据类型，如实数、位等。
位矢量 ， 字符 ， 布尔量 。
、设 为 为 为 为 的运算结果是“ ， 的运算结果是“ 。
、构造体的描述方式包括三种，分别是 寄存器传输（ ）描述方法或称数据流 ； 构造体的结构描述方式 和 构造体的行为描述方式 。
、传统的系统硬件设计方法是采用自上而下（ ）的设计方法，利用硬件描述语言（ ）的硬件电路设计方法采用自下而上（ ）的设计方法。
（× ）传统的系统硬件设计方法是采用自下而上（ ）的设计方法，利用硬件描述语言番茄花园（ ）的硬件电路设计方法采用自上而下（ ）的设计方法、 可以采用层次化的设计，一个高层的结构体中可以调用低层的实体 （√ ）、一个 程序中仅能使用一个进程（ ）语句。
（ × ） 可以使用多个进程语句。
、 语言的预算操作包括了逻辑运算符、关系运算符、乘法运算符等，它们三者的优先级是相同的。
（ × ） 逻辑运算符 关系运算符 乘法运算、试举出两种可编程逻辑器件 、 。
、 程序的基本结构包括 库 、 程序包 、 实体和 结构体 。
、 标识符合法吗？ 不合法 。
标识符合法吗？ 不合法 。
标识符合法吗？ 不合法 。
、信号的代入通常用 ，变量用 。
、表示‘ ’‘ ’；两值逻辑的数据类型是 （位） ，表示‘ ’‘ ’‘ 等九值逻辑的数据类型是 （标准逻辑），表示空操作的数据类型是 。
2023年大学_EDA技术与VHDL第二版(潘松著)课后习题答案下载
2023年EDA技术与VHDL第二版（潘松著）课后习题答案下载EDA技术与VHDL第二版（潘松著）课后答案下载第1章 EDA技术概述1.1 EDA技术及其发展1.1.1 EDA技术的发展1.1.2 EDA技术的涵义1.1.3 EDA技术的基本特征1.2 EDA技术的主要内容及主要的EDA厂商1.2.1 EDA技术的主要内容1.2.2 主要EDA厂商概述1.3 EDA技术实现目标1.3.1 超大规模可编程逻辑器件1.3.2 半定制或全定制ASIC1.3.3 混合ASIC1.4 EDA技术应用1.4.1 EDA技术应用形式1.4.2 EDA技术应用场合1.5 EDA技术的发展趋势1.5.1 可编程器件的发展趋势1.5.2 软件开发工具的发展趋势1.5.3 输入方式的发展趋势__小结思考题和习题第2章大规模可编程逻辑器件2.1 可编程逻辑器件概述2.1.1 PLD的'发展进程2.1.2 PLD的种类及分类方法2.2 简单可编程逻辑器件2.2.1 PLD电路的表示方法及有关符号 2.2.2 PROM基本结构2.2.3 PLA基本结构2.2.4 PAL基本结构2.2.5 GAL基本结构2.3 复杂可编程逻辑器件2.3.1 CPLD基本结构2.3.2 Altera公司器件2.4 现场可编程逻辑器件2.4.1 FPGA整体结构2.4.2 Xilinx公司FPGA器件2.5 在系统可编程逻辑器件2.5.1 ispLSl/pLSl的结构2.5.2 Lattice公司ispLSI系列器件 2.6 FPGA和CPLD的开发应用2.6.1 CPLD和FPGA的编程与配置2.6.2 FPGA和CPLD的性能比较2.6.3 FPGA和CPLD的应用选择__小结思考题和习题第3章 EDA设计流程与开发3.1 EDA设计流程3.1.1 设计输入3.1.2 综合3.1.3 适配3.1.4 时序仿真与功能仿真3.1.5 编程下载3.1.6 硬件测试3.2 ASIC及其设计流程3.2.1 ASIC设计方法3.2.2 一般的ASIC设计流程3.3 可编程逻辑器件的开发环境 3.4 硬件描述语言3.5 IP核__小结思考题和习题第4章硬件描述语言VHDL4.1 VHDL概述4.1.1 VHDL的发展历程4.1.2 VHDL的特点4.2 VHDL程序基本结构4.2.1 实体4.2.2 结构体4.2.3 库4.2.4 程序包4.2.5 配置4.3 VHDL基本要素4.3.1 文字规则4.3.2 数据对象4.3.3 数据类型4.3.4 运算操作符4.3.5 VHDL结构体描述方式 4.4 VHDL顺序语句4.4.1 赋值语句4.4.2 IF语句4.4.3 等待和断言语句4.4.4 cASE语句4.4.5 LOOP语句4.4.6 RETIARN语句4.4.7 过程调用语句4.4.8 REPORT语句4.5 VHDL并行语句4.5.1 进程语句4.5.2 块语句4.5.3 并行信号代人语句4.5.4 并行过程调用语句4.5.5 并行断言语句4.5.6 参数传递语句4.5.7 元件例化语句__小结思考题和习题第5章 QuartusⅡ软件及其应用5.1 基本设计流程5.1.1 建立工作库文件夹和编辑设计文件 5.1.2 创建工程5.1.3 编译前设计5.1.4 全程编译5.1.5 时序仿真5.1.6 应用RTL电路图观察器5.2 引脚设置和下载5.2.1 引脚锁定5.2.2 配置文件下载5.2.3 AS模式编程配置器件5.2.4 JTAG间接模式编程配置器件5.2.5 USBBlaster编程配置器件使用方法 __小结思考题和习题第6章 VHDL应用实例6.1 组合逻辑电路设计6.1.1 基本门电路设计6.1.2 译码器设计6.1.3 数据选择器设计6.1.4 三态门设计6.1.5 编码器设计6.1.6 数值比较器设计6.2 时序逻辑电路设计6.2.1 时钟信号和复位信号6.2.2 触发器设计6.2.3 寄存器和移位寄存器设计6.2.4 计数器设计6.2.5 存储器设计6.3 综合实例——数字秒表的设计__小结思考题和习题第7章状态机设计7.1 一般有限状态机7.1.1 数据类型定义语句7.1.2 为什么要使用状态机 7.1.3 一般有限状态机的设计 7.2 Moore型有限状态机设计 7.2.1 多进程有限状态机7.2.2 单进程有限状态机7.3 Mealy型有限状态机7.4 状态编码7.4.1 状态位直接输出型编码 7.4.2 顺序编码7.4.3 一位热码编码7.5 状态机处理__小结思考题和习题第8章 EDlA实验开发系统8.1 GW48型实验开发系统原理与应用8.1.1 系统性能及使用注意事项8.1.2 GW48系统主板结构与使用方法8.2 实验电路结构图8.2.1 实验电路信号资源符号图说明8.2.2 各实验电路结构图特点与适用范围简述8.3 GW48CK/GK/EK/PK2系统信号名与芯片引脚对照表 __小结思考题和习题第9章 EnA技术实验实验一：全加器的设计实验二：4位加减法器的设计实验三：基本D触发器的设计实验四：同步清零计数器的设计实验五：基本移位寄存器的设计串人/串出移位寄存器实验六：同步预置数串行输出移位寄存器的设计实验七：半整数分频器的设计实验八：音乐发生器的设计实验九：交通灯控制器的设计实验十：数字时钟的设计EDA技术与VHDL第二版（潘松著）：内容简介《EDA技术与VHDL》主要内容有Altera公司可编程器件及器件的选用、QuartusⅡ开发工具的使用;VHDL硬件描述语言及丰富的数字电路和电子数字系统EDA设计实例。
职业大学大学生计算机信息技术试卷6与答案
职业大学〈〈大学生计算机信息技术》试卷6与答案班级姓名号成绩一、判断题（20*1=20分）[1] .不同厂家生产的计算机一定互相不兼容。
[2] .虽然标准ASCII码是7位的编码，但由于字节是计算机中最基本的处理单位，故一般仍以一个字节来存放一个ASCII字符编码，每个字节中多余出来的一位（最高位），在计算机内部通常保持为0。
[3] .计算机常用的输入设备为键盘、鼠标，常用的输出设备有显示器、打印机。
[4] .使用Cable Modem需要用电话拨号后才能上网。
[5] .程序设计语言按其级别可以分为硬件描述语言、汇编语言和高级语言三大类。
[6] .汇编语言程序的执行效率比机器语言高。
[7] .广域网比局域网覆盖的地域范围广，其实它们所采用的技术是完全相同的。
[8] .为了适应软硬件环境的变化而对应用程序所做的适当修改称为完善性维护。
[9] . PC机的主存储器包含大量的存储单元，每个存储单元都可以存放8个Byte。
[10] .在Windows平台上使用的AVI文件中存放的是压缩后的音视频数据。
[11] . DBS是帮助用户建立、使用和管理数据库的一种计算机软件。
[12] .包过滤通常安装在路由器上，而且大多数商用路由器都提供了包过滤的功能。
[13] .数据的逻辑独立性指用户的应用程序与数据库的逻辑结构相互独立，系统中数据逻辑结构改变，应用程序不需改变。
[14] .在一台已感染病毒的计算机上读取一张CD-ROM光盘中的数据，该光盘也有可能被感染病毒。
[15] . OLTP （联机事务处理）和OLAP （联机分析处理）是信息系统的两类不同应用：前者面向决策人员和高层管理人员，后者面向操作人员和底层管理人员。
[16] .在信息系统的开发过程中，进行总体规划的主要目的是为了进行数据流分析。
[17] .为了提高CPU访问硬盘的工作效率，硬盘通过将数据存储在一个比其速度快得多的缓冲区来提高与CPU交换的速度，这个区就是高速缓冲区，它是由DRAM芯片构成的。
硬件工程师面试题集(含答案,很全).
硬件工程师面试题集（DSP，嵌入式系统，电子线路，通讯，微电子，半导体）1、下面是一些基本的数字电路知识问题，请简要回答之。
(1) 什么是Setup和Hold 时间？答：Setup/Hold Time 用于测试芯片对输入信号和时钟信号之间的时间要求。
建立时间(Setup Time)是指触发器的时钟信号上升沿到来以前，数据能够保持稳定不变的时间。
输入数据信号应提前时钟上升沿(如上升沿有效)T 时间到达芯片，这个T就是建立时间通常所说的SetupTime。
如不满足Setup Time，这个数据就不能被这一时钟打入触发器，只有在下一个时钟上升沿到来时，数据才能被打入触发器。
保持时间(Hold Time)是指触发器的时钟信号上升沿到来以后，数据保持稳定不变的时间。
如果Hold Time 不够，数据同样不能被打入触发器。
(2) 什么是竞争与冒险现象？怎样判断？如何消除？答：在组合逻辑电路中，由于门电路的输入信号经过的通路不尽相同，所产生的延时也就会不同，从而导致到达该门的时间不一致，我们把这种现象叫做竞争。
由于竞争而在电路输出端可能产生尖峰脉冲或毛刺的现象叫冒险。
如果布尔式中有相反的信号则可能产生竞争和冒险现象。
解决方法：一是添加布尔式的消去项，二是在芯片外部加电容。
(3) 请画出用D 触发器实现2 倍分频的逻辑电路答：把D 触发器的输出端加非门接到D 端即可，如下图所示：(4) 什么是"线与"逻辑，要实现它，在硬件特性上有什么具体要求？答：线与逻辑是两个或多个输出信号相连可以实现与的功能。
在硬件上，要用OC 门来实现(漏极或者集电极开路)，为了防止因灌电流过大而烧坏OC 门,应在OC 门输出端接一上拉电阻(线或则是下拉电阻)。
(5) 什么是同步逻辑和异步逻辑？同步电路与异步电路有何区别？答：同步逻辑是时钟之间有固定的因果关系。
异步逻辑是各时钟之间没有固定的因果关系.电路设计可分类为同步电路设计和异步电路设计。
数字系统设计hdl课后答案
数字系统设计hdl课后答案【篇一：数字系统设计与verilog hdl】ss=txt>（复习）eda（electronic design automation）就是以计算机为工作平台，以eda软件工具为开发环境，以pld器件或者asic专用集成电路为目标器件设计实现电路系统的一种技术。
1．电子cad（computer aided design）2．电子cae（computer aided engineering）3．eda（electronic design automation）eda技术及其发展p2eda技术的应用范畴1.3 数字系统设计的流程基于fpga/cpld的数字系统设计流程1. 原理图输入(schematic diagrams )2、硬件描述语言 (hdl文本输入)设计输入硬件描述语言与软件编程语言有本质的区别综合（synthesis）将较高层次的设计描述自动转化为较低层次描述的过程◆行为综合：从算法表示、行为描述转换到寄存器传输级（rtl）◆逻辑综合：rtl级描述转换到逻辑门级（包括触发器）◆版图综合或结构综合：从逻辑门表示转换到版图表示，或转换到pld器件的配置网表表示综合器是能自动实现上述转换的软件工具，是能将原理图或hdl语言描述的电路功能转化为具体电路网表的工具适配适配器也称为结构综合器，它的功能是将由综合器产生的网表文件配置于指定的目标器件中，并产生最终的可下载文件对cpld器件而言，产生熔丝图文件，即jedec文件；对fpga器件则产生bitstream位流数据文件p8仿真（simulation）功能仿真（function simulation）时序仿真（timing simulation）仿真是对所设计电路的功能的验证p9编程（program）把适配后生成的编程文件装入到pld器件中的过程，或称为下载。
通常将对基于eeprom工艺的非易失结构pld器件的下载称为编程（program），将基于sram工艺结构的pld器件的下载称为配置（configure）。
计算机硬件系统设计试题(有答案)
计算机硬件知识习题集及答案一、硬件系统与组成1．完整的计算机系统由____组成。
（A）硬件系统（B）系统软件（C）软件系统（D）操作系统2．构成计算机的电子和机械的物理实体称为______。
（A）主机（B）外部设备（C）计算机系统（D）计算机硬件系统3．完整的计算机硬件系统一般包括_______。
（A）外部设备（B）存贮器（C）中央处理器（D）主机4 裸机是指不带外部设备的主机，下列关于计算机硬件组成的说法中，_____是正确的。
（A）主机和外设（B）运算器、控制器和I/O设备（C）CPU和I/O设备（D）运算器、控制器、存储器、输入设备和输出设备5 微型计算机通常是由______等几部分组成。
（A）运算器（B）控制器（C）存储器（D）输入输出设备6 计算机系统是由CPU、存储器、输入设备组成。
计算机硬件一般包括_____和外部设备。
（A）运算器和控制器（B）存储器（C）主机（D）中央处理器7 一个计算机系统的硬件一般是由______这几部分构成的。
（A）CPU、键盘、鼠标和显示器（B）运算器、控制器、存储器、输入设备和输出设备（C）主机、显示器、打印机和电源（D）主机、显示器和键盘8 下列设备中属于硬件的有_____。
（A）WPS、UCDOS、Windows （B）CPU、RAM（C）存储器、打印机（D）键盘和显示器9 下面_____组设备包括：输入设备、输出设备和存储设备。
（A）显示器、CPU和ROM （B）磁盘、鼠标和键盘（C）鼠标、绘图仪和光盘（D）磁带、打印机和调制解调器10 一台完整的计算机由运算器、_____、存储器、输入设备、输出设备等部件构成。
（A）显示器（B）键盘（C）控制器（D）磁盘11 微型机系统是由CPU、内存处理器和输入输出设备组成的。
错12 主存储器和CPU均包含于处理器单元中。
错13 根据传递信息的种类不同，系统总线可分为地址总线、控制总线和数据总线。
对答案：1 AC 2 D 3 AD 4 AD 5 ABCD 6 C 7 B 8 BCD 9 C 10 C 11 F 12 F 13 T二、硬件性能指标1 电子计算机的性能可以用很多指标来衡量，除了用其运算速度、字长等主要指标以外，还可以用下列____来表示。
现代数字系统设计
现代数字系统设计——在线考试复习资料2022版一、单选题1. SOPC的中文意思是( )。
A. 电子设计自动化B.硬件描述语言C.片上可编程系统D.片上系统答案：C2.XPS是Xilinx公司提供的( )。
A.嵌入式系统的集成硬件设计和仿真工具B.编辑FPGA的I/O引脚和面积约束相关的用户约束文件的工具C.实现FPGA/CPLD的配置和通信的工具D.实现FPGA的时序分析工具答案：A3.CLB的中文意思是( )。
A.有限状态机B.复杂可编程逻辑器件C.可编程逻辑块D.硬件描述语言答案：C4.LUT 的中文意思是( )。
A.可编程门阵列B.查找表C.集成电路D.知识产权答案：B5.根据配置数据线数, 串行配置是以什么方式将配置数据载入可编程器件?A. 比特(bit)B.字节(Byte)C.帧结构D.通用IP方式答案：A6.从互连结构上可将PLD分为确定型和统计型两类。
统计型结构代表是( )。
A.FPGAB.CPLDC.PLAD.GAL答案：A7.IP核在EDA技术和开辟中具有十分重要的地位,IP核是指( )。
B.互联网协议C. 网络地址D.智能外设答案：A8. 基于Xilinx FPGA的IP 核开辟工具是( )。
A.Core GeneratorB.XSTC.FloorplannerD.iMPACT答案：A9.关于Verilog HDL中的数字,请找出以下数字中最大的一个是( )。
A.8´b1111_1110B.9´o276C.8´d170D.8´h3E答案：A10.用Verilog HDL的assign语句建模的方法普通称为( )方法。
A.连续赋值B.并行赋值C. 串行赋值D.函数赋值答案：A11.Verilog HDL的标识符使用字母的规则是( )。
A.大小写相同含义B.大小写不同含义C.只允许大写字母D.只允许小写字母答案：B12.Verilog HDL的端口声明语句中,声明端口为输入端口的关键字是( )。
职业大学大学生计算机信息技术试卷5与答案
职业大学《大学生计算机信息技术》试卷5与答案班级________ 姓名_________学号______ 成绩________一、判断题(20*1=20分)[1]. 编译程序是一种把高级语言程序翻译成机器语言程序的翻译程序。
[2]. P3是世界著名的项目管理软件。
由于使用P3能管理一个大型工程系统的有关资源，因此，它应属于系统软件。
[3]. 一般而言，在一个关系型数据库系统中，其关系模式是相对稳定的，而关系是动态变化的。
[4]. USB接口可以为使用USB接口的I/O设备提供+5V的电源。
[5]. 数字声音是一种在时间上连续的媒体，数据量虽大，但对存储和传输的要求并不高。
[6]. 扩展名为.mid和.wav的文件都是PC机中的音频文件。
[7]. 信息系统中的数据一致性是指数据库中的数据类型一致。
[8]. 汉字输入的编码方法有字音编码、字形编码、形音编码等多种，使用不同的方法向计算机输入(c )的同一个汉字，它们的内码是不同的。
[9]. 计算机中的数字图像按其生成方法可分为两大类：图像与图形，两者在外观上没有明显区别，但各自具有不同的属性，一般需要使用不同的软件进行处理。
[10]. 计算机信息系统的特征之一是它涉及的数据量大，数据一般需存放在辅助存储器（即外存）中。
[11]. 使用光纤进行通信容易受到外界电磁干扰，安全性不高[12]. 如果用户想从计算机打印输出一张彩色图片，目前选用彩色喷墨打印机最合适。
[13]. 将地理位置相对集中的计算机使用专线连接在一起的网络一般称为局域网。
[14]. 进行自然连接的两个关系若无公共属性，则该自然连接的操作等价于广义笛卡尔积的操作。
[15]. 不同厂家生产的计算机一定互相不兼容。
[16]. 虽然标准ASCII码是7位的编码，但由于字节是计算机中最基本的处理单位，故一般仍以一个字节来存放一个ASCII字符编码，每个字节中多余出来的一位（最高位），在计算机内部通常保持为0。
最新pld习题集(含参考答案)数字系统设计
p l d习题集(含参考答案)数字系统设计------------------------------------------作者xxxx------------------------------------------日期xxxx第1章习题1.１名词解释PRＯM ＣPＬD FPＧＡ ASIＣＪTAG边界扫描 FPＧA／ＣＰLD编程与配置逻辑综合PAL EDA GAL IP-CＯRE ＩＳP ASIC ＲTL FＰＧA SOＰC CＰLDIP—CORE SOC和SOPＣＥDA／CAD１.2 现代EDA技术的特点有哪些？采用HＤL描述、自顶向下、开放标准、具有完备设计库1.3 什么是Toｐ—ｄｏwｎ设计方式？（P４)1．4 数字系统的实现方式有哪些?各有什么优缺点?74LＳ系列/４00０系列常规逻辑门设计:设计难度大、调试复杂采用CPLD/FＰＧＡ等可编程器件来设计：用HＤL描述、设计难度小、调试仿真方便，开发费用低,但单位成本较高，适合小批量应用专用集成电路设计:设计掩模成本高，适合大批量应用1.5什么是ＩP复用技术？IＰ核对EDA技术的应用和发展有什么意义?（Ｐ5）ＩP可重复使用的一种功能设计，可节省设计时间、缩短开发周期,避免重复劳动为大规模SＯC设计提供开发基础、和开发平台。
１。
6 用硬件描述语言设计数字电路有什么优势?优势：可进行行为级、RTL级、门级多层面对电路进行描述、可功能仿真时序分析，与工艺无关.1．8 基于FＰGA/ＣPＬＤ的数字系统设计流程包括哪些步骤？（P8 图1。
7)1。
9 什么是综合？常用的综合工具有哪些?ＨDL RTL门级网表的描述转换过程AＬTEＲA:MAX—PLUSＩＩ，Ｑuaｒｔus, Xilinx：ISE ，Latｔiｃe： isｐLＥＲVER１．1０功能仿真与时序仿真有什么区别？功能仿真不考虑器件延时，而时序分析必须考虑在不同器件中的物理信号的延时1。
11 数字逻辑设计描述分哪几个层级,各有什么特点.1。
EDA试卷一
一、填空题(本大题共10小题，每空1分，共20 分)1．一般把EDA技术的发展分为MOS时代、CMOS时代和ASIC 三个阶段。
2．EDA设计流程包括设计输入、设计实现、实际设计检验和下载编程四个步骤。
3．EDA设计输入主要包括图形输入、HDL文本输入和状态机输入。
4．时序仿真是在设计输入完成之后，选择具体器件并完成布局、布线之后进行的时序关系仿真,因此又称为功能仿真。
5．VHDL的数据对象包括变量、常量和信号，它们是用来存放各种类型数据的容器。
6．图形文件设计结束后一定要通过仿真，检查设计文件是否正确。
7．以EDA方式设计实现的电路设计文件，最终可以编程下载到FPGA 和CPLD 芯片中，完成硬件设计和验证。
8．MAX+PLUS的文本文件类型是（后缀名）.VHD 。
9．在PC上利用VHDL进行项目设计，不允许在根目录下进行，必须在根目录为设计建立一个工程目录（即文件夹）。
10．VHDL源程序的文件名应与实体名相同，否则无法通过编译。
二、选择题：(本大题共5小题，每小题3分，共15 分)。
1．IP核在EDA技术和开发中具有十分重要的地位；提供用VHDL等硬件描述语言描述的功能块，但不涉及实现该功能块的具体电路的IP核为__________。
AA .软IP B.固IP C.硬IP D.都不是2．综合是EDA设计流程的关键步骤，在下面对综合的描述中，_________是错误的。
DA.综合就是把抽象设计层次中的一种表示转化成另一种表示的过程；B.综合就是将电路的高级语言转化成低级的，可与FPGA / CPLD的基本结构相映射的网表文件；C.为实现系统的速度、面积、性能的要求，需要对综合加以约束，称为综合约束；D.综合可理解为，将软件描述与给定的硬件结构用电路网表文件表示的映射过程，并且这种映射关系是唯一的（即综合结果是唯一的）。
3．大规模可编程器件主要有FPGA、CPLD两类，下列对FPGA结构与工作原理的描述中，正确的是__C__。
专科《硬件描述语言和数字系统设计》
[试题分类]:专科《硬件描述语言和数字系统设计》_12000085[题型]:单选[分数]:21. 以下表达式中正确的为? ( )A.& 4'b1101 = 1'b1B.!4'b1011 || !4'b0000 = 1'b1C.～4'b1100 = 1'b1D.4'b1010 & 4'b1101 = 1'b1答案:B2. 在verilog HDL的always块语句中的语句是_______语句。
（）A.不一定B.并行C.顺序D.顺序或并行答案:A3.输入端口可以由net/register驱动，但输入端口只能是( )A.wireB.triC.integerD.reg答案:A4. 假定:A = 4'b0110; B = 4'b0100; A && B 结果为( )A.1'b0B.4'b0110C.4'b0100D.1'b1答案:D5. Verilog连线类型的驱动强度说明被省略时，则默认的输出驱动强度为（）A.weakC.strongD.pull答案:C6. 对于下面的描述，哪一个不属于时序路径?( )A.从输入端口到输出端口B.从输入端口到触发器的时钟端clkC.从输入端口到触发器的数据输入端dD.从触发器的时钟端clk到输出端口答案:B7. 请指出下面两条语句中变量A和Count的类型。
( )A.wire/wireB.wire/regC.reg/regD.reg/wire答案:B8. 在verilog HDL的端口申明语句中，用（）关键字申明端口为双向方向？A.inputB.inoutC.outputD.INOUT答案:B9. 请根据以下条语句，从选项中找出正确答案。
（）B的二进制值是多少？A.8'b0000 0001B.8'bZZZZ_0000C.8'b1111 1111D.8'b0000 111110. 信号没有定义数据类型时，缺省为( )类型A.wireB.不可用C.regD.tri答案:A11. Verilog HDL 定义了一系列保留字，叫做关键词，指出下列哪一个不属于关键词（）A.inputB.taskC.beginD.wire答案:C12.关于如下描述，正确的说法是( )A.该电路不可综合B.以上说法都不对C.这种描述是正确的，生成组合逻辑电路D.该电路不可综合，但生成的不是纯组合逻辑答案:B13.reg类型的数组通常用于描述存储器，reg [15: 0] MEM [1023:0]; 定义存储器字的位数为A.16B.1040C.1024D.16384答案:A14.电平触发always中不完整的的if语句，其综合结果可实现（）A.组合逻辑电路B.时序逻辑电路C.条件相或的逻辑电路D.锁存器答案:D15.以下关于Top-Down的设计方法不正确的描述是( )A.Top-Down的设计方法首先从系统设计入手；B.Top-Down的设计方法从顶层进行功能划分和结构设计C.自顶向下的设计方法可以早期发现结构上的错误D.Top-Down设计中的系统总体仿真与所选工艺有关答案:D16. 请问{1,0}与下面哪一个值相等? ( )A.64'h0000000100000000B.2'b10C.2'b00D.64'h000000000002答案:B17.下列关于同步有限状态机的描述错误的是（）A.在时钟上升沿，根据输入信号的变化，确定电路状态B.状态是否变化要根据输入信号，只要输入条件满足，就会立刻转入到下一个状态。
试卷 vhdl 湖南科技大学
简答题20分填空题10分选择题10分程序分析题3题30分编程题3题30分1.课本中第八章中逻辑电路设计，是考试重点，一些程序和类似程序会在考试中以程序分析题和编程题形式出现。
（以课本及上课PPT为参考）2.除了第八章外，例1-1 例1-2 例5-2 例5-5例6-8 例6-9 例6-10 例6-12 例6-13，这些程序也很经典，1.VHDL 的全称是什么？利用它设计硬件电路有哪些优点？答：VHDL 的全称Very High Speed Integrated Circuit Hardware Description Language（超高速集成电路硬件描述语言，利用VHDL 设计硬件电路具有以下特点：（1）设计文件齐全、方法灵活、支持广泛（2）系统硬件描述能力强（3）VHDL 语言可以与工艺无关编程（4）VHDL 语言标准、规范、易于共享和复用2.一个完整的VHDL语言程序由哪几个部分构成，每个部分作用是什么。
答：一个完整的VHDL语言程序由库，包集合，实体，构造体和配置五个部分组成。
库包含若干个包集合，确定程序所需要调用的函数，数据类型等；包集合内存有具体函数，数据类型的定义；实体说明系统的端口与类属参数；构造体完成系统内部逻辑关系与具体电路的实现；配置则说明实体与构造体的连接关系，通过配置，同一实体可搭配不同构造体。
3.简述VHDL语言构造体的描述方式及各自特点。
答：行为描述，RTL描述方式，结构描述方式。
行为描述主要是对系统数学模型的描述，一般进行仿真难以进行逻辑综合；RTL描述主要是对系统内部构造与逻辑关系的描述，可以进行逻辑综合；结构描述大量使用模块化描述方式，采用component语句,block语句，便于实现积木化结构，能够进行逻辑综合。
4.VHDL 语言中客体的概念及使用范围VHDL 语言中可以赋予一个值的对象称为客体；客体主要包括三种：信号、常数、变量；信号和常数为全局量，变量为局部量5.请从申明格式、赋值符号、赋值生效时间、作用范围等方面对信号和变量进行比较分析。
Verilog 数字系统设计
接口应答算法 寄存器操作 状态表 布尔方程描述 微分方程表达
2.Verilog HDL的历史
1983年，GDA(GateWay Design Automation)公 司的Phil Moorby首创Verilog HDL语言。 1984-1986年，Verilog-XL诞生。 Phil Moorby设 计并完善了第一个Verilog仿真器Verilog-XL。 1989年，Cadence收购GDA公司。 Verilog HDL 语言成为Cadence的私有财产。 1990年，公开Verilog HDL语言，成立OVI(Open Verilog Internation)组织负责Verilog语言的发展。
HDL语言的主要特征 语言的主要特征
HDL语言既包含一些高层程序设计语言的结构 形式，同时也兼顾描述硬件线路连接的具体构 件。 通过使用结构级或行为级描述可以在不同的抽 象层次描述设计,主要包括三个领域五个抽象 层次。 HDL语言是并发的，即具有在同一时刻执行多 任务的能力。 HDL语言有时序的概念。
模块B 模块
模块C 模块 模块C-2 模块
模块A-1 模块
模块A-2 模块
模块B-1 模块
模块C-1 模块
…
…
设计程
设计、仿真的描述
系统设计 功能分割
模块设计
功能仿真
功能仿真（前仿真）
设计综合
verilog hdl 习题答案
verilog hdl 习题答案Verilog HDL 习题答案Verilog HDL（硬件描述语言）是一种用于描述数字电路的硬件描述语言，它被广泛应用于数字系统的设计和验证。
在学习Verilog HDL的过程中，练习题是非常重要的，通过解答习题可以加深对Verilog HDL语言的理解，并提高设计和编程的能力。
下面我们将为您提供一些Verilog HDL习题的答案，希望能够帮助您更好地掌握这门语言。
1. 请编写一个Verilog HDL模块，实现一个4位全加器。
module full_adder(input wire a, b, cin,output wire sum, cout);assign sum = a ^ b ^ cin;assign cout = (a & b) | (b & cin) | (a & cin);endmodule2. 请编写一个Verilog HDL模块，实现一个4位加法器。
module adder_4bit(input wire [3:0] a, b,output wire [3:0] sum);wire c0, c1, c2;full_adder fa0(a[0], b[0], 1'b0, sum[0], c0);full_adder fa1(a[1], b[1], c0, sum[1], c1);full_adder fa2(a[2], b[2], c1, sum[2], c2);full_adder fa3(a[3], b[3], c2, sum[3], );endmodule3. 请编写一个Verilog HDL模块，实现一个4位移位寄存器。
module shift_register(input wire clk, rst, shift,input wire [3:0] in,output wire [3:0] out);reg [3:0] reg_data;always @(posedge clk or posedge rst) beginif(rst)reg_data <= 4'b0;else if(shift)reg_data <= {reg_data[2:0], in[0]};elsereg_data <= in;endassign out = reg_data;endmodule以上是一些常见的Verilog HDL习题的答案，通过这些习题的练习，相信您对Verilog HDL语言的掌握会更加深入。
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专科《硬件描述语言和数字系统设计》一、（共36题,共150分）1. reg类型的数组通常用于描述存储器，reg [15: 0] MEM [0:1023];定义存储器字的位数为（2分）A.1024B.16C.16384D.1040.标准答案：B2. 下列关于同步有限状态机的描述错误的是（）（2分）A.状态变化只能发生在同一个时钟跳变沿；B.状态是否变化要根据输入信号，只要输入条件满足，就会立刻转入到下一个状态。
C.在时钟上升沿，根据输入信号的变化，确定电路状态D.利用同步状态机可以设计出极其复杂灵活的数字逻辑电路系统.标准答案：B3. 关于如下描述，正确的说法是( ) （2分）A.这种描述是错误的B.该电路不可综合C.该电路不可综合，但生成的不是纯组合逻辑D.以上说法都不对.标准答案：D4. 下列关于流水线的描述错误的是( ) （2分）A.流水线设计就是将组合逻辑系统地分割，并在各个部分（分级）之间插入寄存器，并暂存中间数据的方法；B.设计流水线目的是提高数据吞吐率C.流水线缩短了在一个时钟周期内给的那个信号必须通过的通路长度，从而可以提高时钟频率D.增加流水线长度可以节省更多延迟，流水线越长，首次延迟越大，系统频率就会降低。
.标准答案：D5. 以下关于Top-Down的设计方法不正确的描述是( ) （2分）A.Top-Down的设计方法首先从系统设计入手；B.Top-Down设计中的系统总体仿真与所选工艺有关C.Top-Down的设计方法从顶层进行功能划分和结构设计D.自顶向下的设计方法可以早期发现结构上的错误.标准答案：B6. 在verilog中，下列哪些操作一定是单bit？（）（2分）A.==B.^C.>D.&& .标准答案：A,B,C,D7. 下面哪些是verilog的关键字（）（2分）A.inputB.assignC.writeD.module.标准答案：A,B,D8. 全球主要的FPGA厂家有（）（2分）A.XilinxB.AlteraC.Broadcomttice.标准答案：A,B,D9. 大规模数字逻辑设计原则，正确的说法有（）（2分）A.异步设计原则B.组合时序电路分开原则C.面向RTL的原则D.先电路后代码的原则.标准答案：B,C10. 下面有关SRAM,DRAM的叙述，正确的有（）（2分）A.DRAM存储单元的结构比SRAM简单B.DRAM比SRAM成本高C.DRAM比SRAM速度快D.DRAM要刷新，SRAM不刷新.标准答案：A,D11. 阻塞赋值与非阻塞赋值的差别及其各自的使用环境。
（10分）标准答案：非阻塞（non-blocking)赋值语句(b12. 下面是线性反馈移位寄存器的Verilog实现，请找出语法错误的地方，并修改（20分）标准答案：`define UD #1module LFSR(SYSCLK,RST_B,DO);input SYSCLK;input RST_B;output [7:0]DO;wire SYSCLK;wire RST_B;reg [7:0] DO; parameter INIT=8'b1001_0001;parameter COFF=8'b1111_0011;wire [7:0] DO_N;//M4 count.always@ (posedge SYSCLK or negedge RST_B)beginif(!RST_B)DO elseDO endassignDO_N[0]=DO[7];assignDO_N[1]=COFF[6] ?DO[1]^DO[7] : DO[0];assignDO_N[2]=COFF[5] ?DO[2]^DO[7] : DO[1];assignDO_N[3]=COFF[4] ?DO[3]^DO[7] : DO[2];assignDO_N[4]=COFF[3] ?DO[4]^DO[7] : DO[3];assignDO_N[5]=COFF[2] ?DO[5]^DO[7] : DO[4];assignDO_N[6]=COFF[1] ?DO[6]^DO[7] : DO[5];assignDO_N[7]=COFF[0] ?DO[7]^DO[7] : DO[6];endmodule13. 在以下定义的标识符中，选择定义正确的一个标识符（）（2分）A.34netB.C.D..标准答案：C14. 由于线网类型代表的是物理连接线，因此它不存贮逻辑值，必须由器件所驱动。
当一个wire类型的信号没有被驱动时，缺省值（）（2分）A.1B.0C.xD.z.标准答案：D15. 信号没有定义数据类型时，缺省为( )类型（2分）A.regB.wireC.triD.不可用.标准答案：B16. 输入端口可以由net/register驱动，但输入端口只能是( ) （2分）A.regB.wireC.integerD.tri.标准答案：B17. 输出端口可以是net/register类型，输出端口只能驱动（2分）A.regB.wireC.integerD.tri.标准答案：B18. 在verilog设计中，下列说法正确的是（）（2分）A.在边沿敏感时序逻辑代码中，应使用非阻塞赋值（）B.要always 块产生组合逻辑时应使用阻塞赋值（）C.模运算符“”是可综合的D.如果setup时间不满足，可以降低时钟频率来解决.标准答案：A,B,C,D19. 同步电路设计中出现setup时间不满足，可以采取哪些措施解决（）？（2分）A.减小信号延时B.降低时钟频率C.pipelineD.增加时钟频率.标准答案：A,B,C20. 下列逻辑电路中不属于时序电路的是（）（2分）A.译码器B.触发器C.数据选择器D.编码器.标准答案：A,C,D21. LATCH与DFF的区别有（）（2分）TCH由电平触发，非同步控制,DFF由时钟延触发，同步控制TCH容易产生毛刺，DFF则不容易C.在ASIC中LATCH的集成度比DFF高D.在FPGA中DFF的集成度比LATCH高.标准答案：A,B,C,D22. 下面关于组合逻辑反馈环的说法中正确的是？（）（2分）A.组合环路是数字逻辑设计中不稳定性和不可靠性最常见的原因之一B.在数字逻辑设计中应该避免组合逻辑反馈环C.组合逻辑反馈环能够提高系统工作频率D.组合逻辑反馈环中没有寄存器的反馈.标准答案：A,B,D23. 解释什么是有限状态机（FSM），其包括哪两种不同的类型，并解释它们的区别。
（10分）标准答案：系统的行为如果在不同的时间(环境)下，其工作不同，并且行为可以分成所谓的有限的状态以及不重叠的程序块时，系统显现出了状态行为。
有限状态机(FSM)，是表示有限个状态以及在这些状态之间的转移和动作等行为的数学模型。
其一般包括3个要素:1.状态(当前状态、下一个状态)；2.输入信号(事件)；3.输出控制信号(相应操作)。
根据有限状态机是否使用输入信号，设计人员经常将其分为Moore型有限状态机和Mealy型有限状态机两种类型。
1.Moore型有限状态机其输出信号仅与当前状态有关，即可以把Moore型有限状态的输出看成是当前状态的函数。
2.Mealy型有限状态机其输出信号不仅与当前状态有关，而且还与所有的输入信号有关，即可以把Mealy型有限状态机的输出看成是当前状态和所有输入信号的函数。
24. 下面是4位并行输入数据转换成1位串行数据的电路Verilog实现，请找出语法错误的地方，并修改（20分）标准答案：下面是4位并行输入数据转换成1位串行数据的电路Verilog实现，请找出语法错误的地方，并修改25. Verilog连线类型的驱动强度说明被省略时，则默认的输出驱动强度为（）（2分）A.supplyB.strongC.pullD.weak.标准答案：B26. 在verilog HDL的端口申明语句中，用（）关键字申明端口为双向方向？（2分）A.inputB.outputC.inoutD.INOUT .标准答案：C27. 在verilog HDL的always块语句中的语句是_______语句。
（）（2分）A.顺序B.并行C.顺序或并行D.不一定.标准答案：D28. Verilog HDL定义了一系列保留字，叫做关键词，指出下列哪一个不属于关键词（）（2分）A.wireB.inputC.beginD.task.标准答案：C29. 不完整的IF语句，其综合结果可实现（）（2分）A.三态控制电路B.条件相或的逻辑电路C.双向控制电路D.时序逻辑电路.标准答案：30. 下面关于moore状态机与mealy状态机的说法中正确的是?（）（2分）A.Moore型状态机：下一状态只由当前状态决定B.Mealy型状态机：下一状态不但与当前状态有关，还与当前输入值有关C.Moore型状态:下一状态不但与当前状态有关，还与当前输入值有关D.Mealy型状态机:下一状态只由当前状态决定.标准答案：A,B31. 下面关于FPGA的叙述中正确的是？（）（2分）A.FPGA里有很多现成寄存器结构的电路B.FPGA里有很多现成的锁存器结构电路C.FPGA内部包括了IOB(输入输出模块)CLB(可配置逻辑模块)和内部连线三部分D.FPGA是ASIC电路中设计周期最短、开发费用最低、风险最小的器件之一。
.标准答案：A,C,D32. 下列关于function和task的叙述中正确的是？（）（2分）A.task通常用于调试B.Function只含有input参数，由函数名返回一个结果C.Task可以有input output和inout参数D.task可以包含其他任务或函数.标准答案：A,B,C,D33. 下列关于阻塞赋值与非阻塞赋值的说法中正确的是（）（2分）A.阻塞赋值完成该赋值语句后才能做下一句的操作B.使用非阻塞赋值的always块内的赋值语句同时被赋值C.建议在时序逻辑中使用阻塞赋值D.建议在时序逻辑中使用非阻塞赋值.标准答案：A,B,D34. 模拟信号要变成二进制数字信号必须经过的处理过程包括（）（2分）A.采样B.量化C.存储D.编码.标准答案：A,B,D35. 下面是按键计数器的Verilog实现，并把计数结果显示到数码管请找出语法错误的地方，并修改（20分）标准答案：下面是按键计数器的Verilog实现，并把计数结果显示到数码管请找出语法错误的地方，并修改36. 分别介绍如下三个专业术语的意思：SOC、ASIC、IP核（10分）标准答案：SOC:（System on Chip）技术是一种高度集成化、固件化的系统集成技术。
使用SOC技术设计系统的核心思想，就是要把整个应用电子系统全部集成在一个芯片中。