eetop物理设计(ICC)
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Floorplan 阶段在core area 内要确定macro 的位置，可以通过飞线显示macro的pins与 io或其它macro的pins的连接关系，来帮助 确定macro的位置
Floorplan要进行预布线，即布电源地网络 。概述里面已经讲到从 floorplanplacementclock tree synthesisrouting的流程。有两个地方做 了布线的工作即floorplan阶段的电源地网络 的布线、routing阶段的信号的详细布线。
floorplan是物理设计中手工程度很大的工作
9
布图规划
通常情况下，一个芯片由core area 和pad area组成
10
布图规划
Pad area 由以下几个部分组成： 1、Input/Output/InOut pads 如右图中Reset
2、Power pads and conner pads 右图上右上角那个CornerUR为一个corner pads Conner pads 的作用是连接其两边的Pads(连接衬 底以及衬底以上的各个层)
再定义pad 的摆放read_io_constraints ../inputs/io.tdf，io.tdf文件中定义了pad的摆 放。
再按视频中方式initialize floorplan
15
布图规划
再摆放macro的位置,本实验中为两个sram，摆放 的过程中利用到了飞线。
接下来分别创建电源地网络，包括以下： Core ring :core 的四周，用以给core供电 Strap：实验中可以看到是core 内部的几条竖直的
布局 时钟树综合
静态时序分析,后仿真 DRC、LVS
流片
2
IC Compiler是synopsys公司继Astro之后推出的另一款P ＆R工具（芯片设计的物理实施通常被简称为布局布线， place and route）,本课件中出现的一些图中的Astro 工 具可以当作IC Compiler来理解。
物理设计
物理设计是把电路信息转换 成foundry厂可用于掩膜的 版图信息的过程，它包括数
据准备、布局、时钟树综合 、布线及DRC、LVS等步骤
参考单元库
时序约束文件
门级网表
数据准备
工艺文件
如右图所示
布局规划
布线
常用的布局布线工具有 Synopsys公司的IC Compiler、 Astro和 Candance公司的SOCEnconter。
部分复制粘贴入icc_shell中即可完成参考库 的调用、设计库的创建的工作。 由于floorplan阶段手工活较多，故在此叙述 也较详细，并辅以视频。
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布图规划
先从脚本中把derive_pg_connection – power_net VDD –power_pin VDD – ground_net VSS –ground_pin VSS和 derive_pg_connection –power_net VDD – ground_net VSS –tie 粘入icc_shell，这两 句告诉工具电源地的连接信息。
13
布图规划
Floorplan 请参看PNR/scripts/run_icc_record.tcl中
####Floorplan阶段脚本 Shell 下键入icc_shell -64bit |tee log.1027
启动ICC 把run_icc_record.tcl中####Floorplan以上
VDD VSS 为Power pads ，其对外连接供电的封装 引脚，对芯片则起到供电的作用，Power pads 可 以分为对core 供电的pads 和对IO pads 供电的 pads ，所有的Pad都是由晶体管以及各层金属构成 的，Pad 也是一个cell。
11
布图ቤተ መጻሕፍቲ ባይዱ划
3、Pads fillers Pads fillers 为图中Filler所示，其作用为连接两个 两邻的pads(从衬底到各层金属的相连)
Stand cell 包括inverters、buffers、ands、ors、nands、 muxes、flip-flops等
Pad cell 包括信号pad、电源地pad
Macro 即设计中用到的一些宏模块
下页以图讲解stand cell、pa7d cell、macro
四个conner位于芯片的四个角， 起到连接四边IO pad 的作用。
P/G rings 所有信号pads、电源地pads、fillers、corners都 是有电源地的引脚的，用金属线把这些引脚相连 ，形成pad area上的一个环，称为P/G rings,如果 所有的pads都是无缝排列的，那么pads上的自身 的金属已经相互连接成了P/G ring。
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布图规划
VDD VSS电源线。其作用是把core ring 连接至 core 内 Macro ring :macro的周围，用以给macro供电 Rail :用以给标准单元供电，在本实验中，你可以 通过放大core area处，观察到众多相对于strap要 细很多的水平且平行的rail。
8
布图规划
floorplan（布图规划）的主要内容包含了对芯片 大小（die size）的规划、芯片设计输入输出（IO ）单元的规划、宏模块的规划、电源网络的设计 等
floorplan在整个流程中具有十分重要的地位 ，因 为floorplan一旦确定，则整个芯片的面积就定下 来了，同时它也与整个设计的timing和布通率（ 布线能否布通）有着密切的关系。基本上流程中 的反复主要是发生在这一步中。如果这一步做得 比较好，则后面once pass的几率就比较高，反之 如果回溯到这一步，则花费的时间开销就会很大 。
如下页图1所示，输入IC Compiler 的有：门级网表、库 文件、时序约束。
输出IC Compiler 的是layout（常用格式是GDSII）。
3
图41
图5 2
6
库的建立
做物理设计首先要建立reference library
Reference library 包括以下几部分：stand cell library、pad library、macro cell（或IP library）。
Floorplan要进行预布线，即布电源地网络 。概述里面已经讲到从 floorplanplacementclock tree synthesisrouting的流程。有两个地方做 了布线的工作即floorplan阶段的电源地网络 的布线、routing阶段的信号的详细布线。
floorplan是物理设计中手工程度很大的工作
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布图规划
通常情况下，一个芯片由core area 和pad area组成
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布图规划
Pad area 由以下几个部分组成： 1、Input/Output/InOut pads 如右图中Reset
2、Power pads and conner pads 右图上右上角那个CornerUR为一个corner pads Conner pads 的作用是连接其两边的Pads(连接衬 底以及衬底以上的各个层)
再定义pad 的摆放read_io_constraints ../inputs/io.tdf，io.tdf文件中定义了pad的摆 放。
再按视频中方式initialize floorplan
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布图规划
再摆放macro的位置,本实验中为两个sram，摆放 的过程中利用到了飞线。
接下来分别创建电源地网络，包括以下： Core ring :core 的四周，用以给core供电 Strap：实验中可以看到是core 内部的几条竖直的
布局 时钟树综合
静态时序分析,后仿真 DRC、LVS
流片
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IC Compiler是synopsys公司继Astro之后推出的另一款P ＆R工具（芯片设计的物理实施通常被简称为布局布线， place and route）,本课件中出现的一些图中的Astro 工 具可以当作IC Compiler来理解。
物理设计
物理设计是把电路信息转换 成foundry厂可用于掩膜的 版图信息的过程，它包括数
据准备、布局、时钟树综合 、布线及DRC、LVS等步骤
参考单元库
时序约束文件
门级网表
数据准备
工艺文件
如右图所示
布局规划
布线
常用的布局布线工具有 Synopsys公司的IC Compiler、 Astro和 Candance公司的SOCEnconter。
部分复制粘贴入icc_shell中即可完成参考库 的调用、设计库的创建的工作。 由于floorplan阶段手工活较多，故在此叙述 也较详细，并辅以视频。
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布图规划
先从脚本中把derive_pg_connection – power_net VDD –power_pin VDD – ground_net VSS –ground_pin VSS和 derive_pg_connection –power_net VDD – ground_net VSS –tie 粘入icc_shell，这两 句告诉工具电源地的连接信息。
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布图规划
Floorplan 请参看PNR/scripts/run_icc_record.tcl中
####Floorplan阶段脚本 Shell 下键入icc_shell -64bit |tee log.1027
启动ICC 把run_icc_record.tcl中####Floorplan以上
VDD VSS 为Power pads ，其对外连接供电的封装 引脚，对芯片则起到供电的作用，Power pads 可 以分为对core 供电的pads 和对IO pads 供电的 pads ，所有的Pad都是由晶体管以及各层金属构成 的，Pad 也是一个cell。
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布图ቤተ መጻሕፍቲ ባይዱ划
3、Pads fillers Pads fillers 为图中Filler所示，其作用为连接两个 两邻的pads(从衬底到各层金属的相连)
Stand cell 包括inverters、buffers、ands、ors、nands、 muxes、flip-flops等
Pad cell 包括信号pad、电源地pad
Macro 即设计中用到的一些宏模块
下页以图讲解stand cell、pa7d cell、macro
四个conner位于芯片的四个角， 起到连接四边IO pad 的作用。
P/G rings 所有信号pads、电源地pads、fillers、corners都 是有电源地的引脚的，用金属线把这些引脚相连 ，形成pad area上的一个环，称为P/G rings,如果 所有的pads都是无缝排列的，那么pads上的自身 的金属已经相互连接成了P/G ring。
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布图规划
VDD VSS电源线。其作用是把core ring 连接至 core 内 Macro ring :macro的周围，用以给macro供电 Rail :用以给标准单元供电，在本实验中，你可以 通过放大core area处，观察到众多相对于strap要 细很多的水平且平行的rail。
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布图规划
floorplan（布图规划）的主要内容包含了对芯片 大小（die size）的规划、芯片设计输入输出（IO ）单元的规划、宏模块的规划、电源网络的设计 等
floorplan在整个流程中具有十分重要的地位 ，因 为floorplan一旦确定，则整个芯片的面积就定下 来了，同时它也与整个设计的timing和布通率（ 布线能否布通）有着密切的关系。基本上流程中 的反复主要是发生在这一步中。如果这一步做得 比较好，则后面once pass的几率就比较高，反之 如果回溯到这一步，则花费的时间开销就会很大 。
如下页图1所示，输入IC Compiler 的有：门级网表、库 文件、时序约束。
输出IC Compiler 的是layout（常用格式是GDSII）。
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图41
图5 2
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库的建立
做物理设计首先要建立reference library
Reference library 包括以下几部分：stand cell library、pad library、macro cell（或IP library）。