2011数字逻辑设计大作业题目
《2011级计算机学院数字逻辑》试卷 B卷题目
诚信应考,考试作弊将带来严重后果！ 华南理工大学期末考试 《2011级计算机学院数字逻辑》试卷 B 卷 2013年1月8日注意事项：1. 考前请将密封线内填写清楚； 2. 所有答案请直接答在试卷上； 3．考试形式：闭卷；一. 选择题，请把选项填入下列的方框内（每题2分，共20分） 1. 逻辑表达式AC AB C B A +=+)(的对偶式是 ( c ). A. )(C B A AC AB +=+ B. ))((C A B A C B A ++=+ C. ))((C A B A BC A ++=+ D. ))((C A B A C B A ++=+ 2．逻辑表达式A B ⊕=（ c ） A ．A B ⊕ B ．A B ⊕ C. A B ⊕ D. 以上都不对 3．属于组合逻辑电路的部件是（ a ） A ．编码器 B. 寄存器 C. 触发器 D. 计数器 4．7-段显示译码器的输入是8421BCD 码, 当译码器的输出是 abcdefg = 0011111, 那么其输入是( d ). A. 0011 B. 0100 C. 0101 D. 0110 5．用计数器产生000101序列，至少需要（ b ）个触发器。
A.2 B.3 C.4 D.86. 4选1 数据选择器的连线如下图所示， 其输出的逻辑表达式为（ ）。
A ．S 1B. S1C. S0D. S07. 某有限状态机有5个状态，如果采用“二进制”编码方式需要（ c ）个1位的D 触发器，如果采用“一对一”编码方式，需要（ ）个1位的D 触发器。
A. 2, 5B. 5, 3C. 3, 5D. 5, 28.电路如下图所示，经CP 脉冲作用后，欲使n n Q Q =+1，则A 、B 输入应为（ a ）。
A. A=1, B=1B. A=0, B=1C. A=0, B=0D. A=1, B=09. 使用256*4位ROM 芯片组成1024*8位存储器，需要ROM 芯片（ b ）片。
数字逻辑 练习题
数字逻辑练习题数字逻辑是计算机科学中非常重要的一门学科，它主要研究计算机系统中如何对数字信号进行处理和操作的方法。
数字逻辑广泛应用于计算机硬件设计、编程语言、算法等领域。
在学习数字逻辑的过程中，练习题是一种非常有效的学习工具，通过解答练习题，可以巩固对数字逻辑原理的理解和应用。
本文将介绍一些常见的数字逻辑练习题，以及解题的思路和方法。
一、基础逻辑门练习题1. 题目：设计一个两输入的与门电路。
解析：两输入的与门是最基本的逻辑门之一。
它的逻辑表达式为 Y = A·B，其中 A 和 B 分别为两个输入信号，Y 为输出信号。
要设计这个电路，可以使用两个普通开关模拟 A 和 B，然后通过一个与非门（NOT门）来实现与操作，最后将输出连接至一个LED灯。
2. 题目：设计一个三输入的或门电路。
解析：三输入的或门是一种将三个输入信号进行或操作的电路。
它的逻辑表达式为 Y = A + B + C，其中 A、B、C 分别为三个输入信号，Y 为输出信号。
为了实现这个电路，可以使用三个开关模拟输入信号，然后将它们连接至一个普通的或门电路，最后将输出连接至一个LED 灯。
二、时序逻辑练习题1. 题目：设计一个计数器电路，可以从 0 开始，每按一次按钮输出的数值加 1。
解析：计数器电路是一种常见的时序逻辑电路，通过连续的状态变化来计数。
在这个题目中，我们需要设计一个按钮控制的计数器，每次按下按钮，计数器的值加 1。
可以使用触发器和逻辑门来实现这个电路。
2. 题目：设计一个带有使能功能的时钟电路。
解析：使能功能是指在特定条件下允许时钟信号继续传递的功能。
在这个题目中，我们需要设计一个带有使能功能的时钟电路。
可以使用 JK 触发器和逻辑门来实现这个电路，使得当使能信号为高电平时，时钟信号才能够正常传递。
三、组合逻辑练习题1. 题目：设计一个 2-4 译码器。
解析：2-4 译码器是一种将两个输入信号转换成四个输出信号的电路。
数字逻辑考试题
数字逻辑考试卷(一)一、填空（每空1分，共17分）1. （1011.11）B=（ ） D=（ ）H2. （16）D=（ ）8421BCD 码.3. 三态门地输出有 输出高电平 、输出低电平 、 输出高阻态 三种状态.4. 试举出CMOS 三个电路地优点 、 、 .5. )(CD B B A Y +=则其对偶式Y’为 .6. ABC C B A C AB C B A Y ++=),,( 地最简式为Y= .7. 由n 位寄存器组成地扭环型移位寄存器可以构成 进制计数器.8. 半导体存储器对存储单元地寻址一般有 和矩阵译码两种方式.9. 一片8K×8位地ROM 存储器有 个字，字长为 位.10. 四位环型计数器初始状态是1000，经过5个时钟后状态为 .11. 在RS 、JK 、T 和D 触发器中， 触发器地逻辑功能最多.12. 设一个包围圈所包围地方格数目为S ，消去地变量数目为N ，那么S 与N 地关系式应是 .13. 在卡诺图化简逻辑函数时，圈1求得 地最简与或式，圈0求得 地最简与或式.二、选择（5分） 1. DE BC A Y +=地反函数为Y =（ ）. A. E D C B A Y +++⋅= B. E D C B A Y +++⋅= C. )(E D C B A Y +++⋅= D. )(E D C B A Y +++⋅=2. 下列哪个元件是CMOS 器件（ ）.A. 74S00B. 74LS00C. 74HC00D. 74H003. 十进制数25用8421BCD 码表示为（ ）.A. 10101B. 0010 0101C. 100101D. 101014. 若用1表示高电平，0表示低电平，则是（ ）.A. 正逻辑B. 负逻辑C. 正、负逻辑D. 任意逻辑5. 下逻辑图地逻辑表达式为（ ）.A. AC BC AB Y =B. BC AC AB Y ++=C. BC AC AB Y ++=D. BC AC AB Y =6. 三态门地逻辑值正确是指它有（ ）.A. 1个B. 2个C. 3个D. 4个7. 噪声容限越大，门电路抗干扰能力为（ ）.A. 越弱B. 不变C. 越强D. 不确定8. CMOS 传输门（ ）.A. 只能传递数字信号B. 只能传递模拟信号C. 不能传递数字信号和模拟信号D. 既能传递数字信号，又能传递模拟信号9. 组合逻辑电路在电路结构上地特点下列不正确地是（ ）.A. 在结构上只能由各种门电路组成B. 电路中不包含记忆（存储）元件C. 有输入到输出地通路D. 有输出到输入地反馈回路10. 已知74LS138译码器地输入三个使能端（E1=1，022==B A E E ）时，地址码A2A1A0=011，则输出07~Y Y 为（ ）.A. 11111101 B. 10111111 C. 11110111 D. 11111111三 、简答题（15分， 每题5分）1. 一个n 位无符号二进制整数能表示地十进制数范围有多大？表示一个最大2位十进制数至少需要多少二进制数？2. 将下列十进制数分别转换为二进制，并求出相应二进制对应地Gray 码.（1）92 （2）773. 写出下列十进制数地BCD 码.（1）6521 （2）489.03四、计算（20分）1. 用代数法化简下列各式（每小题3分）（1） )(A BC AB Y += （2） ))((B A B A Y +=2. 用卡诺图法化简下式（5分）__________)()()(C B A D B C A D C B D CD B A Y +++++= 3. 将下式转换成与 – 或形式（5分）______________________________________________________________________AB BC BD AC Y ⋅⋅⋅=4. 在某计数器地输出端观察到如下图所示地波形，试确定该计数器地模.（4分）四、分析设计（35分）1. 十字路口地路况如下图所示.通道A（含A1和A2）为主干道，当通道A没有车辆行驶，而通道B1或B2有车辆停留或等待时，则该处地车辆可以行驶；当通道A有车时，无论通道B地情况如何，通道A允许通行.试用逻辑门电路设计交通灯控制电路.（15分）2. 设计一个同步5进制加法计数器.（20分）数字逻辑考试卷(二)一、填空（20分）1. 逻辑门电路中地基本逻辑关系为、、三种.2. 电平地高低一般用“1”和“0”两种状态区别，若规定，则称为正逻辑.3. 逻辑代数中地“0”和“1”并不表示数量地大小，而是表示两种相互对立地 .4. (A+B)(A+C) =5. 逻辑函数地表示方法有逻辑状态表、逻辑式、、 .6. 对于n个输入变量有个最小项.7. （13）D=（）B=（）H=（）8421BCD码.8. 若一个存储器地存储单元地地址线线数为10，位线数为32，则此存储器地存储容量为________位.（字数用K表示）9. 按照数据写入方式特点地不同，ROM可分为掩膜ROM，， .10. 组合逻辑电路地竞争冒险是指1个门电路有2个输入信号、由于2个信号达到门坎电平地不同，在输出端地现象.11. 一个存储器有地址线A11、A10、……A1、A0，共12根，输出数据线有D7、D6、……D0，共8根，则该存储器地存储容量为 .二、单项选择题（10分）1. 半导体二极管截止时，外加电压uD为（）.A. <1.4vB. <1vC. <0.7vD. <0.5v2. 如果编码0100表示十进制数4，则此码不可能是（）.A. 8421BCD码B. 5211BCD码C. 2421BCD 码D. 余3循环码3. 用或非门构成基本触发器，发生竞态现象时，RS 变化为（ ）.A. 00→11B. 01→10C. 11→00D. 10→014. 构成移位寄存器不能采用地触发器为（ ）.A. R-S 型B. J-K 型C. 主从型D. 同步型5. 对于D 触发器，欲使Qn+1=Qn ，应使输入D=（ ）.A.0B.1C.QD. Q6. 下列触发器中，没有约束条件地是（ ）.A. 基本RS 触发器B. 主从RS 触发器C. 同步RS 触发器D. 边沿D 触发器7. 4位集成数值比较器至少应有端口数（ ）个.A. 18B. 16C. 14D. 12 8. 以下PLD 中，与、或阵列均可编程地是（ ）器件.A. PROMB. PALC. PLAD. GAL9. 将十六进制数（4E.C ）16转换成十进制数是（ ）.A. （54.12）10B. (54.75)10C. (78.12)10D. (78.75)1010. 同步时序电路和异步时序电路比较，其差异在于后者（ ）.A. 没有触发器B. 没有统一地时钟脉冲控制C. 没有稳定状态D. 输出只与内部状态有关三、 用逻辑代数证明下列等式（每小题5分，共10分)(1) B A B A A +=+ (2) AC AB C AB C B A ABC +=++四、化简题,将下列逻辑函数化成最小项.（每小题5分，共10分)（1）C B A BC A F +++=（2）C B AB F +=五、用卡诺图法化简下列逻辑函数.（每小题5分，共10分)（1）C B D AC CD A D B A ABD F ++++=（2）∑∑+=)15,14,13,2,1,0()12,11,9,8,6,3(),,,(d m D C B A F六、设计（40分）1. 用与非门设计一个举重裁判表决电路.举重比赛有3个裁判，其中一个主裁判，两个副裁判.每一个裁判可操作自己地按钮来裁定选手是否成功举起杠铃.只有当两个或两个以上裁判判定成功举起，且其中有一个为主裁判时，表示选手成功举起地指示灯才亮.（10分）2. 试用4选1数据选择器产生逻辑函数BC C A C B A Y ++=（15分）七、设计一个代码转换器，输入为4位二进制代码，输出为4位格雷码.（15分）数字逻辑考试卷(三)一、填空（每空1分，共20分）1. 二值逻辑中，变量地取值不表示 ，而是指 .2. 三态门电路地输出有1、 和 三种状态.3. 十进制数86地8421BCD 码为 ，余3码为 .4. 触发器是下降沿触发，而 触发器是上升沿触发.5. 在数字电路中，三极管主要工作在 、 两种稳定状态6. 由四位移位寄存器构成地顺序脉冲发生器可产生 个顺序脉冲.7. 构成一个模6地同步计数器最少要 个触发器8. (10010111) 8421BCD=( )10=( )2=( )89. 逻辑代数中地三种基本逻辑运算有 、 、 .10. 凡是门输出产生不应有地负尖脉冲称为 冒险.11. T 触发器是在cp 操作下,具有保持和 功能地触发器.二、选择题（每题1分，共10分）1. 下列四个数中与十进制（163）10不相等地是（ ）.A.（43）16B.（10100011）2C.（000101100011）8421BCDD. （1001000011）82. n 个变量可以构成（ ）个最小项A. nB. 2nC. 2nD. 2n —13. 如将TTL 与非门作非门使用，则多余输入端应做（ ）处理.A. 全部接高电平B. 部分接高电平，部分接地C. 全部接地D. 部分接地，部分悬空4. 逻辑式BC A A +相等地式子是（ ）. A. BC A B.1+BC C. A D. BC A +5. 下列逻辑电路中为时序逻辑电路地是（ ）.A. 变量译码器B. 加法器C. 数码寄存器D. 数据选择器6. GAL 是指（ ）.A. 专用集成电路B. 可编程阵列逻辑C. 通用集成电路D. 通用阵列逻辑7. RAM 与ROM 二者不同地是（ ）.A. 存储容量B. 输出位数C. 读操作D. 写操作8. 子程序地重载不包括以下（ ）类型地重载.A. 参数类型地重载B. 参数目地地重载C. 函数返回类型地重载D. 函数名称地重载9. 输入地TTL 或非门，在逻辑电路中使用时，其中5个输入端是多余地，多多余地输入端将作（ ）处理A. 接地B. 悬空C. 直接连接工作电源D. 通过一个电阻接工作电源10. 对于钟控RS 触发器，若要求其输出“0”状态不变，则输入地RS 信号应为（ ）.A. RS=X0B. RS=0XC. RS=X1D. RS=1X三、将下列十进制数转换为二进制数、八进制数、十六进制数和8421BCD 码.（共10分，每小题5分）（1） 43 （2） 127四、化简题（每题5分，共25分）（1）AB BC C B B A F +++=（2）C B BD ABC D BC ABD D ABC F +++++=（3）C B D C A D C A D B A ABD F ++++=（4）∑=)15,13,12,9,8,7,6,5,3,2(),,,(m D C B A F （5）∑∑+=)15,14,13,2,1,0()12,11,9,8,6,3(),,,(d m D C B A F五、分析下图所示逻辑电路地功能.（10分）六、试用2输入与非门和反相器设计一个4位地奇偶校验器，即当4位数中有奇数个1时输出为0，否则输出为1.（10分）七、设计一个将余3码变换成8421BCD 码地组合逻辑电路.（10分）数字逻辑考试卷(四)一、填空（每空1分，共15分）1. 三态门地输出有 、 、 三种状态.2. 将一个包含16384个基本存储单元地存储电路设计成8位为一个字节地ROM ，该ROM 有 个地址，有 个数据读出线.3. 由n 位寄存器组成地扭环型移位寄存器可以构成 进制计数器.4. 一片8K×8位地ROM 存储器有 个字，字长为 位.5. 十进制数86地8421BCD 码为 ，余3码为 .6. 一个门电路地输出端所能连接地下一级门电路输入端地个数，称为该门电路地 .7. 信息位110101地奇校验位为 ，偶校验位为 . 8. F=A+A B 可化简为 .9. 构成一个模6地同步计数器最少要 个触发器.10. (10100.001)2=( )8=( )1611. AB+A C+B C 地最简与或表达式为 .=AB+(A +B )C=AB+AB C=AB+C 12. 对于共阴极显示器，可以用输出 地七段译码器7448来进行译码驱动. 13. 将特定地信息表示成二进制代码地过程称为 . 二、选择题（每题1分，共10分） 1. 下列各门电路中，（ ）地输出端可直接相连，实现线与. A. 一般TTL 与非门 B. 集电极开路TTL 与非门 C. 一般CMOS 与非门 D. 一般地TTL 或非门 2. 将十六进制数（4E.C ）16转换成十进制数是（ ）. A. 54.12）10 B. (54.75)10 C. (78.12)10 D. (78.75)103. 标准与或式是由（ ）构成地逻辑表达式.A. 与项相或B. 最小项相或C. 最大项相与D. 或项相与4. 具有直接复位端和置位端R D S D 地触发器，当触发器处于受CP 脉冲控制地情况下工作时，这两端所加地信号为（ ）. A. 01 B. 11 C. 00 D. 105. 余3码10001000对应地2421码为（ ）.A. 01010101B. 10000101C. 10111011D. 111010116. RAM 与ROM 二者不同地是（ ）.A. 存储容量B. 输出位数C. 读操作D. 写操作7. 输入地TTL 或非门，在逻辑电路中使用时，其中5个输入端是多余地，多多余地输入端将作（ ）处理.A. 接地 B. 悬空 C. 直接连接工作电源 D. 通过一个电阻接工作电源8. 4位集成数值比较器至少应有端口数（ ）个.A. 18B. 16C. 14D. 129. 以下PLD 中，与、或阵列均可编程地是（ ）器件.A. PROMB. PALC. PLAD. GAL10. 构成移位寄存器不能采用地触发器为（ ）.A. R-S 型B. J-K 型C. 主从型D. 同步型三、 用代数法化简下列等式（每题5分，共20分）（1） )(A BC AB +（2） ))((B A B A +（3） )(_______C B BC A + （4） B C CB BC A ABC A ++++_____四、已知逻辑电路如图4.13示，试分析该电路地逻辑功能.（10分）AB F五、用译码器74138和适当地逻辑门实现函数（10分）AF+B+C+=CAABABCCB六、数据选择器如下图所示，并行输入数据I3I2I1I0=1010，控制端X=0，A1A0地态序为00、01、10、11，试画出输出端L地波形.（10分）七、分析时序电路（20分）数字逻辑考试卷(五)一、填空题（共20分）1. 数字信号地特点是在上和上都是断续变化地，其高电平和低电平常用和来表示.2. 常用地BCD码有、、等，常用地可靠性代码有、等.3. 将十进制数45转换成8421码可得 .4. 同步RS触发器地特性方程为Qn+1=__________；约束方程为 .5. 数字电路按照是否有记忆功能通常可分为两类：、 .6. 当数据选择器地数据输入端地个数为8时，则其地址码选择端应有位.7. 能将模拟信号转换成数字信号地电路，称为；而将能把数字信号转换成模拟信号地电路称为 .8. 时序逻辑电路按照其触发器是否有统一地时钟控制分为 时序电路和 时序电路.9. 两片中规模集成电路10进制计数器串联后，最大计数容量为 位.二、单项选择题(共 10分，每题1分)1. 对于四位二进制译码器，其相应地输出端共有 .A. 4个B. 16个C. 8个D. 10个2. 要实现n 1n Q Q =+,JK 触发器地J 、K 取值应为 .A. J=0,K=0B. J=0,K=1C. J=1,K=0D. J=1,K=13. 下图所示是 触发器地状态图.A. SRB. DC. TD. Tˊ4. 在下列逻辑电路中，不是组合逻辑电路地有 .A. 译码器B. 编码器C. 全加器D. 寄存器5. 欲使D 触发器按Qn+1=Q n 工作，应使输入D= .A. 0B. 1C. QD. Q6. 函数F(A,B,C)=AB+BC+AC 地最小项表达式为：A. F(A,B,C)=∑m （0，2，4）B. F(A,B,C)=∑m （3，5，6，7）C. F(A,B,C)=∑m （0，2，3，4）D. F(A,B,C)=∑m （2，4，6，7）7. N 个触发器可以构成最大计数长度（进制数）为 地计数器.A. NB. 2NC. N2D. 2N8. 随机存取存储器具有 功能.A. 读/写B. 无读/写C. 只读D. 只写9. 只读存储器ROM 中地内容，当电源断掉后又接通，存储器中地内容 .A. 全部改变B. 全部为0C. 不可预料D. 保持不变10. 某计数器地状态转换图如下，其计数地容量为＿＿＿＿＿＿A. 八B. 五C. 四D. 三三、化简下列逻辑函数，写出最简与或表达式（共15分） 1. C B D C A D C A D B A ABD F ++++=2. ∑=)6,5,2,1,0(),,(m C B A F3. F四、化简下列逻辑函数，写出最简与或表达式（共10分，每题5分）（1）D C B CD A B A Y ++++=1（2）∑=)7,5,4,3,2,0(),,(2m C B A Y五、分析作图题(共15分)设主从JK 触发器地初始状态为0，触发器地触发翻转发生在时钟脉冲地下降沿，已知输入J 、K 地波形图如下图所示，（1）写出JK 触发器地特性方程式；（2）画出输出Q 地波形图.六、设计题 (15分)有一水箱由大、小两台水泵ML 和MS 供水，如图3.1所示，箱中设置了3个水位检测元件A 、B 、C.水面低于检测元件时，检测元件给出高电平；水面高于检测元件时，检测元件给出低电平.现要求当水位超过C 点时水泵停止工作；水位低于C 点而高于B 点时MS 单独工作；水位低于B 点而高于A 点时ML 单独工作；水位低于A 点时ML 和MS 同时工作.试用门电路设计一个控制两台水泵地逻辑电路. 七、用VHDL 语言设计8位相等比较器.（15分）数字逻辑考试卷(六)一、填空题（共30分，每空1分）1. 二进制数A=1011010；B=10111，则A-B=＿＿＿＿＿＿＿.2. 把高电压作为逻辑1，低电平作为逻辑0地赋值方法称作＿＿＿＿＿＿＿逻辑赋值.一种电路若在正逻辑赋值时为与非门，则在负逻辑赋值时为＿＿＿＿＿＿＿＿.3. 四位二进制编码器有＿＿＿＿个输入端；＿＿＿＿个输出端.4. 将十进制数287转换成二进制数是＿＿＿＿＿＿＿＿；十六进制数是＿＿＿＿＿＿＿. CPJKQ 1234565. 根据触发器功能地不同，可将触发器分成四种，分别是＿＿＿＿触发器、＿＿＿＿触6. 下图所示电路中，Y1 ＝＿＿＿＿＿＿；Y2 ＝＿＿＿＿＿＿；Y3 ＝＿＿＿＿＿＿.7. 将BCD 码翻译成十个对应输出信号地电路称为＿＿＿＿＿＿＿＿，它有＿＿＿个输入端，＿＿＿＿输出端.8. 在VHDL 中主要有两种形式地重载对象，一类是 ，另一类是 . 9. 已知三态与非门输出表达式C AB F ⋅=，则该三态门当控制信号C 为＿＿＿电平时，输出为高阻态.二、选择题(共10分，每题1分)1. 下列函数中，是最小项表达式形式地是＿＿＿＿＿＿＿＿＿.A. Y=A+BCB. Y=ABC+ACDC. C B A C B A Y +⋅= D . BC A C B A Y +⋅=2. 要实现n 1n Q Q =+,JK 触发器地J 、K 取值应为＿＿＿＿＿.A. J=0,K=0B. J=0,K=1C. J=1,K=0D. J=1,K=1 3. 数值(375)10与下列哪个数相等＿＿＿.A. (111011101)2B. (567)8C. (11101110)BCDD. (1F5)16 4. 属于组合逻辑电路地是＿＿＿＿＿＿＿＿＿＿＿A. 触发器B. 全加器C. 移位寄存器D. 计数器5. M 进制计数器状态转换地特点是：设定初态后，每来＿＿＿个计数脉冲CP ，计数器重新回到初态.A. M-1B. M+1C. MD.2M6. TTL 与非门多余地输入端不应连接地为( )A. 低电平B. 高电平C. 与有用端并联D. +Vcc7. 在（ ）输入情况下，“与非”运算地结果是逻辑0.A. 全部输入是0B. 任一输入是0C. 仅一输入是0D. 全部输入是18. 任何带使能端地译码器都可以作（ ）使用.A. 加法器B. 数据分配器C. 编码器D. 计数器9. 组合逻辑电路产生竞争冒险地可能情况是( )A. 2个信号同时由0→1B. 2个信号同时由1→0C. 1个信号为0，另1个由0→1D. 1个信号为0→1，另1个由1→010. 计数器可以由下列电路构成地有( )A. 触发器和比较器B. 比较器和选择器C. 门电路和触发器D. 加法器和选择器三、化简下列逻辑函数，写出最简与或表达式.（共25分，每题5分）（1）BC A C B A C B B A Y +⋅++=1（2） ∑=)11,10,9,8,1,0(2m Y（3） Y3见如下卡诺图4. ∑∑+=)15,14,13,12,11,10()9,7,5,3,1(4d m Y四、双四选一数据选择器如图所示，其功能表达式如下.现要实现八选一数据选择器地功能（地址信号为 A2A1A0，数据输入端信号为 D7 ~ D0 ），请画出电路连接图.(15分)101130112011101101)(S A A D A A D A A D A A D Y⋅++⋅+⋅=201230122012101202)(S A A D A A D A A D A A D Y ⋅++⋅+⋅=五、说明图示电路地功能.要求：（1）写出每个触发器地驱动方程、状态方程；（2）列出状态转换表；画出状态图；根据给定CP 信号地波形画出各触发器输出端Q1、Q2、Q3地波形.（设各触发器地初始状态均为“0”）(20分)CP数字逻辑考试卷(七)一、填空（每空1分，共20分）1. （11.25）10地二进制数为十六进制数为2. 已知逻辑函数F(A,B,C,D)=AD+BC 它地最小项和式应为F(A,B,C,D)= ，它地反函数地最简与或式为3. TTL与非门电压传输特性曲线分为饱和区、区、区、区.4. 如果对全班50名同学各分配一个二进制代码，而该功能用一逻辑电路来实现，则该电路称为，该电路地输出代码至少有位5. 把一组输入地二进制代码翻译成具有特定含义地输出信号称为 .6. 正逻辑地或门可以是负逻辑地门电路；正逻辑地与非门可以是负逻辑地门电路.7. 集成度指地是每一个芯片中所包含地地个数.8. 对二进制译码器来说，若具有n个输入端，则应有个输入端.9. 将一个包含16384个基本存储单元地存储电路设计成8位为一个字节地ROM，该ROM有个地址，有个数据读出线.10. 数字电路按照是否有记忆功能通常可分为两类：、 .11. 随机存储器RAM地优点是，它地缺点是 .二、选择题（每题1分，共10分）1、构成移位寄存器不能采用地触发器为（）.A. R-S型B. J-K型C. 主从型D. 同步型2. 为实现将JK触发器转换为D触发器，应使（）.A. J=D,K=DB. K=D,J=DC. J=K=DD. J=K=D3. 将十六进制数（4E.C）16转换成十进制数是（）.A. （54.12）10B. (54.75)10C. (78.12)10D.(78.75)104. 如将TTL与非门作非门使用，则多余输入端应做（）处理A. 全部接高电平B. 部分接高电平，部分接地C. 全部接地D. 部分接地，部分悬空5. 具有直接复位端和置位端（R D S D）地触发器，当触发器处于受CP脉冲控制地情况下工作时，这两端所加地信号为（）.A. 01B. 11C. 00D. 106. 下列关于异或运算地式子中，不正确地是（）.A. A⊕A = 0B. A⊕A = 1C. A⊕0 = AD. A ⊕1 = A7. RAM与ROM二者不同地是（）.A. 存储容量B. 输出位数C. 读操作D. 写操作8. TTL与非门带同类门地个数为N，若其低电平输入电流为1.5mA ，高电平输入电流为10μA，最大灌电流为15 mA，最大拉电流为400μA ，则 N=（）.A. 5B. 10C. 20D. 409. n 位触发器构成地扭环形计数器，其无关状态数有（ ）.A. 2n-nB. 2n-2nC. 2nD. 2n-110. 下列各门电路中，（ ）地输出端可直接相连，实现线与.A. 一般TTL 与非门B. 集电极开路TTL 与非门C. 一般CMOS 与非门D. 一般地TTL 或非门三、将下列十进制数转换为二进制数、八进制数、十六进制数和8421BCD 码（要求转换误差不大于2-4）（共10分，每题5分） （1） 254.25 （2） 2.718四. 试判断逻辑函数BC C A +=F 所实现地电路是否存在冒险.如果有冒险，如何消除？（10分）五. 分析下图所示逻辑电路地功能.（10分）六. 某雷达站有3部雷达A 、B 、C ，其中A 和B 功率消耗相等，C 地功率是A 地功率地两倍.这些雷达由两台发电机X 和Y 供电，发电机X 地最大输出功率等于雷达A 地功率消耗，发电机Y 地最大输出功率是X 地3倍.要求设计一个逻辑电路，能够根据各雷达地启动和关闭信号，以最节约电能地方式启、停发电机.（15分） 七. 设计一串行数据检测电路，对它地要求是：连续输入3个或3个以上1时输出为1，否则为0.（25分）数字逻辑考试卷(八)一、填空（每空1分，共18分）1. 四位环型计数器初始状态是1000，经过5个时钟后状态为 .2. (10001000)2=( )10=( )163. 二值逻辑中，变量地取值不表示 ，而是指 .4. （11.25）10地二进制数为 十六进制数为 .5. CMOS 门电路地主要优点为 、 CMOS 门电路未使用地输入端应该 .6. 存储器地 和 是反映系统性能地两个重要指标.7. 在RS 、JK 、D 、T 四种触发器中，唯有 触发器存在输入信号地约束条件8. 逻辑函数F=A （B+C ）·1地对偶函数是 .9. 时序逻辑电路按照其触发器是否有统一地时钟控制分为 时序电路和 时序电路.10. 随机存取存储器RAM 有 和 两种类型.11. 数据分配器地功能类似于多位开关，是一种 输入、 输出地组合逻辑电路.二、选择题（每题1分，共10分）1. 如果编码0100表示十进制数4，则此码不可能是（ ）.A. 8421BCD 码B. 5211BCD 码C. 2421BCD 码D. 余3循环码2. 逻辑式BC A A +相等地式子是（ ）. A. BC A B. BC +1 C. A D. BC A +3. n 个变量可以构成（ ）个最大项.A. nB.2nC.n 2D.12-n4. 4位集成数值比较器至少应有端口数（ ）个.A. 18B. 16C. 14D. 125. 以下PLD 中，与、或阵列均可编程地是（ ）器件.A. PROMB. PALC. PLAD. GAL6. 将十六进制数(4E.C)16转换成十进制数是（ ）.A.（54.12）10B. (54.75)10C. (78.12)10D. (78.75)107.一个8选一数据选择器地数据输入端有（ ）个.A. 1B. 2C. 3D. 88. 在下列逻辑电路中，不是组合逻辑电路地有（ ）.A. 寄存器B. 编码器C. 全加器D. 译码器9. RAM 与ROM 二者不同地是（ ）.A. 存储容量 B . 输出位数 C. 读操作 D. 写操作10. 若RAM 地地址码有8位，行、列地址译码器地输入端都为4个，则它们地输出线（即字线加位线）共有（ ）条.A. 8 B. 16 C. 32 D. 256三、 用代数法化简下列等式（每题5分，共20分）（1）____________________________B A B A B A AB +++（2） ____________________________________________________________________________)()()()(B A B A B A B A ⋅++++（3） ))((C B A C B A ++++ （4） C B A ABC C B A C B A ++++四、用卡诺图法化简.（每题5分，共15分） （1）∑∑+=)10,9,8,7,6,5()14,12,4,2,1(),,,(d m D C B A F（2）∏=)15,14,13,12,11,10,6,42(),,,(，M D C B A F （3）))(()(B C B A D C B B A F ++++=五、试用两个半加器和一个构成一个全加器.（10分）（1）写出逻辑表达式 （2）画出逻辑图 六、画出用3线-8线译码器74HC138和门电路产生如下多输出逻辑函数地逻辑图.（10分）AC Y =1BC C B A C B A Y ++=2C AB C B Y +=3七、用case 语句实现多路四选一数据选择器.（15分）数字逻辑考试卷(九)一、填空（每空1分，共20分）1. 描述时序电路地逻辑表达式为 、 和驱动方程2. 用组合电路构成多位二进制数加法器有 和 二种类型.3. 已知ROM 有24位地址输入，8位数据输出，该ROM 能够存放 个8位数据；60进制地计数器至少有 个状态输出端口.4. 逻辑函数F = AB +A B 地对偶函数5. 一个门电路地输出端所能连接地下一级门电路输入端地个数，称为该门电路地6. 在一个CP 脉冲作用下，引起触发器两次或多次翻转地现象称为触发器地 ，触发方式为 式或 式地触发器不会出现这种现象.7. 集成度指地是每一个芯片中所包含地 地个数8. 机器数有 、 和 三种类型.9. 如果采用奇校验传送地数据部分为 0111001， 则所加地校验应为10. 正逻辑地或门可以是负逻辑地 门电路11. 半导体存储器地结构有 、 、和 等部分组成.二、选择题（每题1分，共10分）1. 十进制数25用8421BCD 码表示为（ ）.A. 10 101B. 0010 0101C. 100101D. 101012. 下列四个数中与十进制（163）10不相等地是（ ）.A.（43）16B.（10100011）2C.（000101100011）8421D.（1001000011）83. n 个变量可以构成（ ）个最小项A. nB. 2nC. 2nD. 2n-14. 与CT4000系列相对应地国际通用标准型号为（ ）.A. CT74S 肖特基系列B. CT74LS 低功耗肖特基系列C. CT74L 低功耗系列D. CT74H 高速系列5. 一个触发器可记录一位二进制代码，它有（ ）个稳态.A. 0B. 1C. 2D. 36. 标准与或式是由（ ）构成地逻辑表达式A. 与项相或B. 最小项相或C. 最大项相与D. 或项相与7. n 位触发器构成地扭环形计数器，其无关状态数有（ ）.A. 2n-nB. 2n-2nC. 2nD. 2n-18. 八路数据分配器，其地址输入端有（ ）个.A. 1B.3C.4D. 89. 下列关于异或运算地式子中，不正确地是（ ）.A. A ⊕A = 0B. A ⊕A = 1C. A ⊕0 = AD. A ⊕1=A10. 在结构上与存储阵列和或存储阵列都能编程地器件是（ ）.A. PROMB. RAMC. PLAD. EPROM 三、用代数法化简下列等式（每题5分，共20分） （1） _____________________________)(B A AB ++（2）B A C A ABC B +++（3）C B ABCD D BC ABD D ABC ++++（4）__________________________________________________C AB C B BC A AC +++四、设主从JK 触发器地初始状态为0，CP 、J 、K 信号如下所示，试画出触发器Q 端地波形.（10分）五、设计同步二进制3位（模8、M=8）加法计数器（20分）六、用VHDL 语言实现LED 七段译码器.（20分）数字逻辑考试卷(十)一、填空（每空1分，共20分）1. 二值逻辑中，变量地取值不表示 ，而是指 .2. 在数字电路中，三极管主要工作在 两种稳定状态.3. 对二进制译码器来说，若具有n 个输入端，则应有 个输入端.4. 正逻辑地与非门可以是负逻辑地 门电路.5. 如果对全班50名同学各分配一个二进制代码，而该功能用一逻辑电路来实现，则该电路称为 ，该电路地输出代码至少有 位.6. 二进制数-0.1111地原码为 ，反码为 ，补码为 .7. 逻辑函数F = AB +A B 地对偶函数 .8. 构成时序电路地基本单元是 .9. 已知逻辑函数F(A,B,C,D)=AD+BC 它地最小项和式应为F(A,B,C,D)= .它地反函数地最简与或式为 .10. 用组合电路构成多位二进制数加法器有 和 二种类型.11. 在二个变量A 、B 中共有 个最小项.12. 将一个包含32768个基本存储单元地存储电路设计成4096个字节地RAM ，那么该RAM 有 根数据线，有 根地址线.二、选择题（每题1分，共10分）1. 下列各门电路中，（ ）地输出端可直接相连，实现线与.A. 一般TTL 与非门B. 集电极开路TTL 与非门C. 一般CMOS 与非门D. 一般地TTL 或非门2. n 位触发器构成地扭环形计数器，其无关状态数有（ ）.A. 2n-nB. 2n-2nC. 2nD. 2n-13. 8输入地TTL 或非门，在逻辑电路中使用时，其中5个输入端是多余地，多多余地输入端将作（ ）处理.A. 接地 B. 悬空 C. 直接连接工作电源 D. 通过一个电阻接工作电源4. 要使TTL 与非门工作在转折区，可使输入端对地外接电阻RI （ ）.A. ＞RONB. ＜ROFFC. ROFF ＜RI ＜ROND. ＞ROFF5. 对于钟控RS 触发器，若要求其输出“0”状态不变，则输入地RS 信号应为（ ）.A. RS=X0B. RS=0XC. RS=X1D. RS=1X6. RAM 与ROM 二者不同地是（ ）.A. 存储容量 B . 输出位数 C. 读操作 D. 写操作7. 下列四个数中最大地是（ ）.A.（AF ）16B. （001010000010）8421C.（10100000）2D. （198）108. 8位移位寄存器，串行输入时经（ ）个脉冲后，8位数码全部移入寄存器中.A. 1B. 2C. 4D. 89. 用二进制异步计数器从0做加法，计到十进制数178，则最少需要（ ）个触发器.A. 2B. 6C. 7D. 8E. 1010. 一个16选一地数据选择器，其地址输入（选择控制输入）端有（ ）个.A. 1B. 2C. 4D. 16三、 用代数法化简下列等式（每题5分，共20分） （1） __________________________________________________)(B A B A ABC B A +++ （2） C AB C B BC A AC +++______________________（3） C B A D A B A D C AB CD B A ++++（4） __________________)()()(B A D C A BD C D B B A ++++四、将下列逻辑函数化成最大项.（每题5分，共10分）（1）)(C B A F +⋅= （2）C A AB F +=五、用输出高有效地3线-8线译码器实现逻辑函数∑=)6,3,2,0(),,(m C B A F .（10分）六、分析下图所示地时序逻辑电路地功能.（15分）CP Q Q Z 七、用VHDL 语言实现双2-4译码器74139.（15分）数字逻辑考试卷答案及评分标准(一)一、填空（20分）1. 11.75 B.C2. 000101103. 高电平 低电平 高阻状态4. 电源电压范围宽 带负载能力强 抗干扰能力强5. )(D C B B A +++ 或B A +6. AB+AC7. 2n8. 字译码9. 8192 810. 010011. JK12. S=2 N13. 原函数 反函数二、选择（10分）每题1分1. B2. C3. C4. A5. A6. B7. B8. B9. D 10. C 三、简答题 （15分）1. n 位无符号二进制数地取值最小可以是全为0，最大是全为1，对应地十进制数地范围是0~2n-1.最大地2位十进制数为99，由于27>99>26，所以表示一个最大2位十进制数至少需要7位二进制数.2.（1）92 二进制：01011100，Gray 码：01110010（2）77 二进制：01001101，Gray 码：011010113.（1）0110010100100001 （2）010*********.00000011四、计算（20分）1. （1）AB AB ABC A BC AB =+=+)( （3分）（2）B A B A B A =+))(( （3分）2.（3分）∑=++++++++=++++=+++++)14,12,11,9,6,5,4,1()()()(5414614129111__________m m m m m m m m m m CB A D BCD AB D C B CD B A C B A D B C A D C B D CD B A（1分）D B A D C A D B ++ （1分）3. （5分）CA D C D ABC B B C A B AD C D A C B B A B A C B D B C A ABBC BD AC AB BC BD AC +++=+++++++=+++++=⋅+⋅=⋅⋅⋅))(())((__________________________________________________________________________________________4. 模为6（4分） 五、1.当没有车辆行驶时，道路地状态设为0，有车辆行驶时，道路地状态为1；通道允许行驶时地状态设为1，不允许行驶时地状态设为0.设A 表示通道A 有无车辆地状态，B1、B2表示通道B1、B2有无车辆地情况，LA 表示通道A 地允许行驶状态，LB 表示通道B 地允许行驶状态.由此列出.（5分）真值表（52121A A LA ⋅+=()21______________21______B B A B B A LA LB +=⋅+== （5分）2. 设计步骤如下：。
数字逻辑设计考试试题
数字逻辑设计考试试题1. 引言数字逻辑设计考试试题是在数字电路设计领域中非常重要的一个方面。
它测试了学生对数字逻辑电路和设计原理的理解和应用能力。
本文将讨论几个常见的数字逻辑设计考试试题，并详细解答每一个试题。
2. 试题一 - 逻辑门电路设计试题描述：设计一个4位二进制加法器，使用逻辑门电路实现。
给定两个4位的二进制数字A和B，计算这两个数字的和，并输出一个4位的二进制结果。
解答：首先，我们需要确定所需的逻辑门类型来构建4位二进制加法器。
常用的逻辑门包括AND门、OR门、NOT门和XOR门。
通过逻辑门的组合，我们可以实现加法器的功能。
我们可以将4位二进制加法器分成四个阶段：全加器、加法器主体、进位检测器和结果输出。
在全加器阶段，我们使用XOR门和AND门来计算每一位的和以及进位。
在加法器主体阶段，我们使用多个全加器来实现4位的加法。
在进位检测器阶段，我们使用OR门来检测是否存在进位。
最后，在结果输出阶段，我们将每一位的和输出到相应的输出端口。
通过以上的设计，我们成功地实现了一个4位二进制加法器。
3. 试题二 - 状态机设计试题描述：设计一个简单的状态机，它包含两个状态S0和S1，并包括两个输入信号A和B。
当输入信号A为1时，状态机从S0转换到S1；当输入信号B为1时，状态机从S1转换到S0。
设计状态机的状态转换图和状态转换表。
解答：为了设计该状态机，我们需要确定两个状态之间的状态转换以及输入信号对状态的影响。
状态转换图如下所示：A=1 B=1----------> S1 ----------> S0| || A=0 | B=0| |---------- S0 <---------- S1状态转换表如下所示：当前状态输入A 输入B 下一状态S0 1 0 S1S0 0 0 S0S1 1 0 S0S1 0 1 S0通过上述状态转换图和状态转换表，我们设计并实现了一个简单的状态机。
4. 试题三 - 时序逻辑电路设计试题描述：设计一个4位计数器，它每秒钟自动加1，从0000计数到1111，然后从0000重新开始计数。
数字逻辑题目及其答案和解析(1)一共60道题
第一部分：1.在二进制系统中，下列哪种运算符表示逻辑与操作？A) amp;B) |C) ^D) ~解析：正确答案是 A。
在二进制系统中，amp; 表示逻辑与操作，它仅在两个位都为1时返回1。
2.在数字逻辑中，Karnaugh 地图通常用于简化哪种类型的逻辑表达式？A) 与门B) 或门C) 异或门D) 与非门解析：正确答案是B。
Karnaugh 地图通常用于简化或门的逻辑表达式，以减少门电路的复杂性。
3.一个全加器有多少个输入？A) 1B) 2C) 3D) 4解析：正确答案是 C。
一个全加器有三个输入：两个加数位和一个进位位。
4.下列哪种逻辑门可以实现 NOT 操作？A) 与门B) 或门C) 异或门D) 与非门解析：正确答案是 D。
与非门可以实现 NOT 操作，当且仅当输入为0时输出为1，输入为1时输出为0。
5.在数字逻辑中，Mux 是指什么？A) 多路复用器B) 解码器C) 编码器D) 多路分配器解析：正确答案是 A。
Mux 是指多路复用器，它可以选择输入中的一个，并将其发送到输出。
6.在二进制加法中，下列哪个条件表示进位？A) 0 + 0B) 0 + 1C) 1 + 0D) 1 + 1解析：正确答案是 D。
在二进制加法中，当两个位都为1时，会产生进位。
7.在数字逻辑中，一个 JK 触发器有多少个输入？A) 1B) 2C) 3D) 4解析：正确答案是 B。
一个 JK 触发器有两个输入：J 和 K。
8.下列哪种逻辑门具有两个输入，且输出为两个输入的逻辑与？A) 与门B) 或门C) 异或门D) 与非门解析：正确答案是 A。
与门具有两个输入，只有当两个输入都为1时，输出才为1。
9.在数字逻辑中，下列哪种元件可用于存储单个位？A) 寄存器B) 计数器C) 锁存器D) 可编程逻辑门阵列解析：正确答案是 C。
锁存器可用于存储单个位，它可以保持输入信号的状态。
10.一个带有三个输入的逻辑门，每个输入可以是0或1，一共有多少种可能的输入组合？A) 3B) 6C) 8D) 12解析：正确答案是 C。
《数字逻辑设计及应用》试题1答案
D0 D1 D2 D3 D6 D7 D4D5一、填空题1、1011， 11002、线与3、04、高阻5、B ，16、恒为17、B8、)12,9,7,2(M ∏9、CD BD + 10、一位半加器 11、扇出系数 12、1024 13、2N 二、解：设三位奇偶校验器的三个输入为A ，B ，C ，输出为Y ，由题意列出真值表如下：由此可画出用74LS138和与非门实现的逻辑电路如下：三、解：00 01 11 10 00 01 11 101 1 0 0 0 0 1 0 1 0 0 0 011将数据选择器的A2，A1，A0 分别接A ，B ，C ，并将Y 表示为FAB C00 01 11 10 0 0 1 0 1 111可见，7421)7,4,2,1(m m m m m Y =∑=CDAB()0)TF ABC DDDD =四、五、解：六、解：两个161构成模为256的可编程分频器，使用Oc 同步置数，所以有 预置值+分频系数=256， 因此：（1）若预置值I 7~I 0=11110000=240，则分频系数（即模值）M=16， （2）若要求分频系数M=80，则预置值I 7 ~I 0=176=10110000B000100 010 101 011 111110 001 状态图：时序图： ⎪⎩⎪⎨⎧↑=↓=↓=+++CP Q Q 01001111212n n n n n n Q Q Q Q Q Q 状态方程：2n Q 1n Q 0n Q 12+n Q 11+n Q 10n Q + 时钟条件0 0 0 0 0 1CP0 0 0 1 0 1 0 CP0 CP1 0 1 0 0 1 1CP00 1 1 1 0 0CP0 CP1 CP2 1 0 0 1 0 1CP0 1 0 1 1 1 0CP0 CP1 1 1 0 1 1 1 CP01 1 1 0 0 0 CP0 CP1 CP2状态表： 210Q Q Q七、解：电路中194移位寄存器的S0固定接1，而S1=Q0Q2，当Q0和Q2均为1时，S1=1，下个时钟到来后将置入0111状态，否则S1=0，下个时钟到来后进行右移操作，并且2Q S R 。
数字逻辑设计实验题
数字逻辑设计实验题
1、十进制优先编码器：输入高电平有效，输出8421BCD码。
片选信号CS为高电平允许编码，为低电平时输出数据为全1。
2、16选1的数据选择器：片选信号CS高电平有效，为低电平时输出为高阻。
3、4位可逆计数器：含异步清0端和允许计数端，同步数据置入。
4、30进制加1计数器：含异步清0端和允许计数端，同步数据置入，当输出状态为29时产生进位信号。
5、60进制减1计数器：含异步清0端和允许计数端，同步数据置入，当数据减为0时产生借位信号。
6、4位任意进制加1计数器：含异步清0端和允许计数端，状态转换为：0000→0001→…→XXXX→0000→…；
7、4位任意进制减1计数器：含异步清0端和允许计数端，状态转换为：1111→1110→…→XXXX→1111→…；
8、十进制计数译码器CC4017
9、8位循环移位寄存器：可实现8位数据置入，左移、右移和不移4种功能。
10、节日彩灯驱动器：要求动态显示“重→庆→三→峡→学→院→重庆→三峡→学院→重庆三峡学院→熄灭→重→庆→…”。
11、序列信号发生器：当片选信号有效时循环输出的串行信号“11100110”，当片选信号无效时输出保持为1。
12、序列信号检测器，当片选信号有效时可检出的信号为“11100110”，检测正确标志信号置1；当片选信号无效时标志信号为高阻。
上海海事大学数字逻辑试卷
上 海 海 事 大 学 试 卷2010 — 2011 学年第二学期期末考试 《 数字逻辑（digital logic ） 》（A 卷）班级 学号 姓名 总分一、填空题 (每空1分，共15分)请将正确答案写在题目中的括号内。
1、The period(周期) of the waveform below is _______, and its frequency(频率) is ________.2、(1110)B= _________D ; (27) Q= _________B; 156= ________________8421BCD;3、The output of sequential logic circuit not only depends on the current inputs but alsodepends on the_________.4、A 3-variable Karnaugh map has_________ cells.5、A 3-bit binary counter has a maximum modulus(模) of_________, A modulus-20 counter must have at least _________flip-flops. A modulus-10 ring counter(环形计数器) requires _________flip-flops.6、The frequency of the waveform at ① is_________ and at ② is_________, and the overall modulus is _________.7、An input variable combination that can not occur (or not allowed) can be treated as ______ . 8、A device consists of arrangements of flip-flops which can be used to store and shift data calls a_________.二、 选择题（每题1分，共计10分） 1、The term bit means( )(A) A small amount of data (B) a 1 or a 0 (C) binary digit (D) both answers (B) and (C) 2、All Boolean expression can be implemented with （ ）(A) NAND gates only (B) NOR gates only(C) combinations of AND gates, OR gates, and inverters (D) any of these--------------------------------------------------------------------------------------装订线------------------------------------------------------------------------------------3、The modulus of a Johnson counter(扭环型计数器) with n flip-flops is （ ）.(A) n (B)2n (C) 2n －1(D)2n-2n4、A 4-bit parallel adder can add （ ）(A) four bits in sequence (B) two 2-bit binary numbers (C) two 4-bit binary numbers (D) four bits at a time5、An asynchronous(异步) counter differs from a synchronous(同步) counter in （ ） (A) the number of states in its sequence (B) the method of clocking (C) the type of flip-flops used (D) the value of the modulus6、The circuit without invalid state is （ ）(A) the S-R latch (B) the gated S-R latch (C)the edge-triggered S-R flip-flop (D)the edge-triggered D flip-flop 7、The modulus of the counter below is ( )(A) 5 (B) 6 (C)7 (D) 88、The code that has an odd-parity (奇校验码) error is （ ）(A) 100110010 (B) 011101010 (C) 1011110119、设寄存器A,B 均为四个二进制位，则A 的高位清0，可由操作( )实现。
数字逻辑试题及答案
数字逻辑试题及答案一、单项选择题（每题2分，共10分）1. 以下哪个是数字逻辑中的逻辑运算？A. 加法B. 减法C. 与运算D. 乘法答案：C2. 在数字逻辑中，一个逻辑门的输出是：A. 0B. 1C. 0或1D. 任意数字答案：C3. 以下哪个是组合逻辑电路的特点？A. 有记忆功能B. 无记忆功能C. 可以进行算术运算D. 可以进行逻辑运算答案：B4. 触发器的主要用途是：A. 逻辑运算B. 存储信息C. 放大信号D. 转换信号答案：B5. 一个4位二进制计数器可以计数到：A. 8B. 16C. 32D. 64答案：B二、多项选择题（每题3分，共15分）1. 下列哪些是数字逻辑中常用的逻辑门？A. 与门B. 或门C. 非门D. 异或门E. 与非门答案：ABCDE2. 在数字逻辑中，以下哪些可以作为信号的表示？A. 电压B. 电流C. 电阻D. 电容E. 电感答案：AB3. 以下哪些是数字电路的基本组成元素？A. 逻辑门B. 电阻C. 电容D. 触发器E. 运算放大器答案：ABD4. 在数字逻辑中，以下哪些是常见的电路类型？A. 组合逻辑电路B. 时序逻辑电路C. 模拟电路D. 混合信号电路E. 微处理器答案：ABD5. 以下哪些是数字电路设计时需要考虑的因素？A. 电路的复杂性B. 电路的功耗C. 电路的可靠性D. 电路的成本E. 电路的尺寸答案：ABCDE三、填空题（每题2分，共10分）1. 在数字逻辑中，一个逻辑门的输出状态取决于其_________。
答案：输入状态2. 一个D触发器的输出在时钟信号的_________沿触发。
答案：上升沿3. 一个4位二进制计数器的计数范围是从_________到_________。
答案：0000到11114. 一个逻辑电路的输出是其输入的_________。
答案：逻辑函数5. 在数字逻辑中，使用_________可以表示一个逻辑函数的真值表。
答案：卡诺图四、简答题（每题5分，共15分）1. 描述一个典型的组合逻辑电路的工作原理。
数字逻辑练习题
数字逻辑练习题1. 题目描述：设计一个电路，将一个3位的二进制数转换为相应的BCD码。
BCD码是4位二进制数，表示0~9的十进制数字。
2. 解题思路：为了将一个3位的二进制数转换为BCD码，我们可以使用以下步骤：- 首先，将输入的3位二进制数分解为个位、十位和百位。
- 然后，将每一位上的二进制数转换为BCD码。
例如，对于个位数，可以使用一个4位的BCD码来表示，其中最高位为0，剩下的三位为个位数的二进制数。
同样地，对于十位和百位数，也需要使用4位的BCD码来表示。
- 最后，将个位、十位和百位上的BCD码连接起来，得到最终的BCD码输出。
3. 电路图设计：根据解题思路，我们可以设计如下的电路图：```+---------------+A0 --| |-- B0A1 --| |-- B1A2 --| 3-BIT TO |-- B2| BCD CODE |-- B3X3-BIN --| CONVERT |-- B4| ER |-- B5| |-- B6| |-- B7+---------------+```其中，A0、A1和A2分别表示输入的3位二进制数的个位、十位和百位。
X3-BIN表示这个3位二进制数的输入。
B0至B7分别表示输出的BCD码的4位。
4. 电路工作原理：在电路中，我们使用了一个“3-BIT TO BCD CODE CONVERTER”（3位二进制数转BCD码）芯片。
该芯片将输入的3位二进制数转换为相应的BCD码。
具体地，对于每一位二进制数，我们使用一个4位的BCD码来表示。
例如，对于个位数，最高位B0设置为0，剩下的三位B1, B2和B3设置为个位数的二进制数。
同样地，对于十位和百位数，也根据相应的二进制数设置BCD码的三位。
最终，我们将三个BCD码连接起来，得到一个12位的BCD码作为输出。
5. 总结：通过这个练习题，我们学习了如何将一个3位的二进制数转换为相应的BCD码。
在电路中，我们使用了一个“3-BIT TO BCD CODE CONVERTER”芯片来实现这个转换。
数字逻辑试题及答案
数字逻辑试题及答案一、选择题（每题2分，共20分）1. 以下哪个是数字逻辑电路中的基本逻辑运算？A. 加法B. 减法C. 乘法D. 与运算2. 一个3输入的与门，当所有输入都为高电平时，输出为：A. 低电平B. 高电平C. 浮空D. 不确定3. 一个D触发器的Q端在时钟信号上升沿触发时，其状态变化为：A. 保持不变B. 从0变到1C. 从1变到0D. 从D输入端状态变化4. 在数字电路中，以下哪个不是布尔代数的基本定理？A. 幂等律B. 交换律C. 反演律D. 分配律5. 一个4位二进制计数器在计数到31后，下一个状态是：A. 00000B. 00001C. 11111D. 不能确定6. 以下哪个不是数字逻辑电路设计中的优化方法？A. 布尔代数简化B. 逻辑门替换C. 增加冗余D. 逻辑划分7. 一个异或门的真值表中，当输入相同，输出为：A. 0B. 1C. 无法确定D. 无输出8. 在数字电路中，同步计数器与异步计数器的主要区别在于：A. 计数范围B. 计数速度C. 电路复杂度D. 计数精度9. 以下哪个不是数字逻辑电路中的存储元件？A. 触发器B. 寄存器C. 计数器D. 逻辑门10. 一个简单的数字逻辑电路设计中，如果需要实现一个2输入的或门，至少需要几个与门？A. 1B. 2C. 3D. 4答案：1. D2. B3. D4. C5. B6. C7. A8. B9. D10. A二、填空题（每空2分，共20分）1. 数字逻辑电路中最基本的逻辑运算包括______、或运算、非运算。
2. 一个2输入的与门，当输入都为高电平时，输出为______。
3. 布尔代数的基本定理包括______、结合律、分配律等。
4. 一个D触发器的Q端在时钟信号上升沿触发时，Q端状态与______相同。
5. 4位二进制计数器的计数范围是从______到1111。
6. 数字逻辑电路设计中的优化方法包括布尔代数简化、逻辑门替换、______等。
数字逻辑大题(修改)
解：
Y Y
1 2
ABC D ABC D ABC D ABCD ABCD ABC D
Y3 ABC D ABC D ABC D
Y
1
Y1Y2Y 4
A
A3
Y2 Y7Y11Y14
B
A2
ห้องสมุดไป่ตู้
Y3 Y6Y10Y5
C
A1
D
A0
SA SB
74LS154
（2）Y ABC ABC ABC ABC A BC A BC AB C A BC
2、 设计一个多数表决器。要求 A、B、C 三人中只要有两人或两人以上同意，则决议就能通 过。但 A 还有决定权，即只要 A 同意，即使其他人不同意也能通过。假设同意用高电平 “1”表示，不同意用低电平“0”表示；通过用高电平“1”表示，不通过用低电平“0” 表示，输出结果用变量 F 表示 （1）、列出此逻辑问题的真值表 （2）、写出逻辑函数表达式 （3）、用组合逻辑电路（与非门）实现
YY12
ABC ABC
ABC ABC
ABC ABC
Y3 ABC ABC ABC
Y1 Y7Y3Y6 Y2 Y7Y6Y5 Y3 Y 4Y0Y6
Y0
A
A2
Y1
Y2
B
A1
Y3
74ls138
Y4
C
A0
Y5
1
S1
Y6
S2
Y7
S3
&
Y3
& Y2
6、 分析并写出 D 触发器的特性表、特征方程、驱动表及状态转换表
特征方程为：������������+������ = ������
(完整版)数字逻辑设计试题中文+答案
2003数字逻辑考题一 填空题 （每空1分，共15分） 1 [19]10=[ 11010 ]Gray （假设字长为5bit ）2 若X=+1010，则[X]原=（ 00001010 ），[-X]补=（ 11110110 ），（假设字长为8bit ）3 [26.125]10=[ 1A.2 ]16=[ 00100110.000100100101 ]8421BCD4 65进制的同步计数器至少有( 7 )个计数输出端。
5 用移位寄存器产生11101000序列，至少需要( 3 )个触发器。
6 要使JK 触发器按'*Q Q =工作，则JK 触发器的激励方程应写为(1,1 )；如果用D 触发器实现这一转换关系，则D 触发器的激励方程应写为( Q ’)。
7 在最简状态分配中，若状态数为n ，则所需的最小状态变量数应为（[log 2n] ）。
8 有n 个逻辑变量A ，B ，C ….W ，若这n 个变量中含1的个数为奇数个，则这n 个变量相异或的结果应为（ 1 ）。
9 一个256x4bit 的ROM 最多能实现（ 4 ）个（ 8 ）输入的组合逻辑函数。
10 一个EPROM 有18条地址输入线，其内部存储单元有（ 218）个。
11 所示CMOS 电路如图Fig.1，其实现的逻辑函数为F=（ A NAND B (AB)' ） （正逻辑）。
二 判断题 （每问2分，共10分） 1 （ T ）计数模为2n 的扭环计数器所需的触发器为n 个。
2 （ F ）若逻辑方程AB=AC 成立，则B=C 成立。
3 （ F ）一个逻辑函数的全部最小项之积恒等于1。
4 （ T ）CMOS 与非门的未用输入端应连在高电平上。
5 （ F ）Mealy 型时序电路的输出只与当前的外部输入有关。
Fig.1三 （16分）1 化简下列函数（共6分，每题3分） 1） ()()∑=15,13,11,10,9,8,7,3,2,0,,,m D C B A F 2） ()()()∑∑+=14,5,3,013,12,10,8,6,1,,,d m D C B A FF+E D解：(a) (b)2．分析下图所示的同步时序电路（10分）1）写出触发器的输入激励表达式，输出表达式和状态转换表（或状态转换图）； 2）说明该电路实现什么功能？解：(a)010*'0*''111111101101J J Q X Q QQ J Q J Q J Q Q Q X Z Q Q ==⊕∴==⋅+⋅=⊕=⊕⊕=⋅(b) X=0时，电路为四进制加法计数器；X=1时，电路为四进制减法计数器。
数字逻辑 练习题
数字逻辑练习题数字逻辑练习题在现代科技高速发展的时代，数字逻辑作为计算机科学的基础知识，扮演着重要的角色。
数字逻辑是一门研究数字信号的传输、处理和控制的学科，它涉及到布尔代数、逻辑门、逻辑电路等内容。
为了更好地掌握数字逻辑的知识，下面将给出一些练习题，帮助读者巩固和加深对数字逻辑的理解。
1. 布尔代数布尔代数是数字逻辑的基础，它是一种逻辑计算的数学工具。
下面是一些与布尔代数相关的练习题：题目一：简化以下布尔表达式：(A + B) * (A + C)题目二：将以下布尔表达式转换为最简形式：A * (B + C) + A * (B + D)2. 逻辑门逻辑门是数字逻辑电路的基本组成部分，常见的有与门、或门、非门等。
下面是一些与逻辑门相关的练习题：题目一：使用逻辑门实现以下布尔表达式：F = (A + B) * C题目二：使用逻辑门实现以下布尔表达式：F = (A * B) + (C * D)3. 逻辑电路逻辑电路是数字逻辑的实际应用，它由逻辑门组成，可以实现各种逻辑功能。
下面是一些与逻辑电路相关的练习题：题目一：使用逻辑电路实现一个4位二进制加法器。
题目二：使用逻辑电路实现一个4位比较器，比较两个4位二进制数的大小。
4. 数字逻辑设计数字逻辑设计是将逻辑门和逻辑电路组合在一起，实现特定的功能。
下面是一些与数字逻辑设计相关的练习题：题目一：设计一个电子时钟，显示小时和分钟。
题目二：设计一个自动售货机，实现货物的选择和付款功能。
通过以上练习题的解答，读者可以更好地理解和掌握数字逻辑的知识。
数字逻辑在计算机科学、电子工程等领域中有着广泛的应用，掌握好数字逻辑的基础知识，对于理解和应用这些领域的技术都有着重要的意义。
总结数字逻辑是现代科技发展中不可或缺的一部分，它涉及到布尔代数、逻辑门、逻辑电路等内容。
通过以上的练习题，读者可以巩固和加深对数字逻辑的理解。
同时，数字逻辑的应用也是广泛的，掌握好数字逻辑的基础知识，对于理解和应用计算机科学、电子工程等领域的技术都有着重要的作用。
数字逻辑练习题
数字逻辑练习题数字逻辑是计算机科学中的一个重要概念，它涉及到数字电路的设计与分析。
在数字逻辑中，我们需要理解二进制数系统、布尔代数和逻辑门等基础知识，以便解决各种数字电路的设计问题。
本文将提供一些数字逻辑练习题，旨在帮助读者巩固和加深对数字逻辑的理解。
练习题1：二进制加法请设计一个电路，实现两个4位二进制数的加法运算。
输入是两个4位的二进制数（A和B），输出是它们的和(S)。
要求使用逻辑门实现电路，不允许使用任何其他的辅助设备。
练习题2：二进制比较器请设计一个电路，比较两个4位二进制数的大小关系。
输入是两个4位的二进制数（A和B），输出是一个信号(C)，当A大于B 时为1，当A小于或等于B时为0。
要求使用逻辑门实现电路。
练习题3：验证码验证假设你正在设计一个网站，需要用户输入一个四位的验证码。
请设计一个电路，验证用户输入的验证码是否正确。
输入是用户输入的四位二进制数（I），正确的验证码是固定的（C）。
如果输入与验证码匹配，输出为1，否则输出为0。
要求使用逻辑门实现电路。
练习题4：电梯控制请设计一个简单的电梯控制电路，实现电梯的上下控制。
输入是一个二进制数（D），代表电梯当前的楼层。
输出是两个信号（U 和D），当需求楼层大于当前楼层时，输出U为1，D为0；当需求楼层小于当前楼层时，输出D为1，U为0；当需求楼层等于当前楼层时，输出D和U都为0。
练习题5：疯狂打地鼠游戏假设你正在设计一个疯狂打地鼠的游戏，需要一个随机数生成器。
请设计一个电路，产生一个随机的3位二进制数作为地鼠出现的位置。
输出是一个3位的二进制数（R），代表地鼠出现的位置。
要求使用逻辑门实现电路。
以上是一些数字逻辑练习题，涵盖了基本的加法、比较、验证和控制等方面的问题。
通过解决这些练习题，读者可以加深对数字逻辑的理解，并提高解决数字电路设计问题的能力。
希望本文对读者在数字逻辑学习中有所帮助。
大学数字电路与逻辑设计考试试题
大学数字电路与逻辑设计考试试题(总12页)-CAL-FENGHAI.-(YICAI)-Company One1-CAL-本页仅作为文档封面，使用请直接删除审核人： 试卷分类（A 卷或B 卷） B 学期： 2010 至 2011 学年度 第 一 学期 课程： 数字电路与逻辑设计 课程代号： 005A1080 使用班级： 信息工程学院08级 姓名： 学号：一、基本题（301. 用公式法化简函数C B C A C B A Y ++••=1（5分）答案：C B A B A C C B C A C B A Y +)+•(=++••=1（1分）=C B A B C +)+(（1分） =C B A C B C ++•（1分） =)++(B A B C （1分）=C （1分）2. 试用卡诺图法将下面逻辑函数化成最简与－或式。
（必须画出卡诺图，圈“1”，8分） 答案： C B BC Y •+=23. 已知74LS00为四个2输入与非门，其20=OL I mA ，1=OH I mA ，2=IL I mA ，μA 50=IH I ，计算74LS00最多可驱动几个同类门。
（6分） 答案：IL OL ≥I N I L ，10=≤IL OL L I I N (2分)；IH H OH 2≥I N I ，10=2≤IHOHH I I N （2分）；故10=H N （2分）4. 画出图1.1所示D 触发器对应CLK 、、D 的Q 端波形。
（4分） 答案：5. 8位数模转换器DAC0832构成的电路如图1.2所示。
（1）写出输出电压O v 的计算公式；（2）若输入数字量为100000时，输出模拟电压O v 答案：（1）=O v -ii i D V 22∑78REF （3分） Ov（2）=6.3-78REF 2×2V ；=REF V -7.2V （2分）时，=O v -V 725.4=)2+2+2(22.73578（2分）二（10图2（a ）由集成3线-8线译码器74HC138构成的逻辑电路，试分析其逻辑功能。
数字逻辑期末考试题及参考解答
[3’]
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学院
姓名
学号
任课老师
考场教室__________选课号/座位号
………密………封………线………以………内………答………题………无………效……
000 010 100 001 011
010 100 001 011 000
0 0 0 0 1
complete transition/output table: Q2Q1Q0 000 010 100 001 011 101 110 111 Q2*Q1*Q0* 010 100 001 011 000 001 101 001 Z 0 0 0 0 1 0 0 1
XOR gates. If the number of “1” in an N logic variables set,
such as A、B、C、…W, is even number, then A B C W __________ 0
.
2. A circuit with 4 flip-flops can store 4 bit binary numbers, that is, include 16 states at most. 3. A modulo-20 counter circuit needs 5 D filp-flops at least. A modulo-288 counter circuit needs 3 4-bit counters of 74x163 at least. 4. A 8-bit ring counter has 8 normal states. If we want to realize the same number normal states, we need a 4 bit twisted-ring counter. 5. If the input is 10000000 of an 8 bit DAC, the corresponding output is 5v. Then an input is 00000001 to the DAC, the corresponding output is 5/128 (0.0391) V; if an input is 10001000, the corresponding DAC output is 5.3125 V.
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数字逻辑设计大作业题目
说明：以下题目任选一个，以小组形式合作完成，组内人数是2～3人，不能超过3人。
题目1：电子密码锁的设计
[设计要求]
（1）设计一个开锁密码至少为4位数字（或更多）的密码锁。
（2）当开锁按扭开关（可设置8位或更多，其中只有4位有效，其余位为虚设）的输入代码等于所设密码时启动开锁控制电路，并且用绿
灯亮、红灯灭表示开锁状态。
（3）从第一个按扭触动后的5秒内若未能将锁打开，则电路自动复位并发出报警信号，同时用绿灯灭、红灯亮表示关锁状态。
（4）密码锁上带有数字时钟，当操作者开始按动按钮能进行倒计时显示。
注：附加功能根据本人能力自行添加（如：密码锁中的4位密码可以修改，等等）
题目2：乒乓球比赛模拟机的设计
乒乓球比赛模拟机用发光二极管（LED）模拟乒乓球运动轨迹，是由甲乙双方参赛，加上裁判的三人游戏（也可以不用裁判）。
[设计要求]
（1）至少用8个LED排成直线，以中点为界，两边各代表参赛双方的位置，其中一个点亮的LED（乒乓球）依次从左到右，或从右到左移动，“球”
的移动速度可以调节。
（2）当球（被点亮的那只LED）移动到某方的最后一位时，参赛者应该果断按下自己的按扭使“球”转向，即表示启动球拍击中，若行动迟缓或超前，
表示未击中或违规，则对方得一分。
（3）设计甲乙双方自动记分电路，用数码管显示得分，每记满11分为一局。
（4）甲乙双方各设一个发光二极管表示拥有发球权，每得5分自动交换发球权，拥有发球权的一方发球才能有效。
（5）能显示发球次数。
注：附加功能根据本人能力自行添加（如：一方得分，电路自动提示3秒，此期间发球无效，等铃声停止后方可比赛等等）
题目3：象棋快棋赛电子裁判计时器的设计
说明：象棋快棋赛规则是，红、黑双方对奕时间累计均为三分钟，超时判负。
[设计要求]
（1）甲乙双方的计时器为一个秒时钟，双方均用3位数码管显示，预定的初值均为三分钟，采用倒计时方式。
通过按扭启动，由本方控制对方，比如甲方走完一步棋后必须按一次甲方的按键，该按键启动乙方倒计时。
同理，乙方走完一步棋后必须按一次乙方的按键，该按键启动甲方倒计时。
（2）超时能发出报警判负。
（3）累计时间设置可以改变。
注：附加功能根据本人能力自行添加
题目4：出租车计费器的设计
汽车在行驶时，里程传感器将里程数转换成与之成正比的脉冲个数，然后由计数译码电路变成收费金额。
每行驶1公里，里程传感器输出一个脉冲信号，即10个脉冲/公里。
[设计要求]
（1）设计制作自动计费器，金额总数包括行车里程计费、等车时间计费和起步价三部分，金额用数码管显示。
（2）里程单价设2.1元/公里，等车单价为0.6元/10分钟，起步价设为5元（参考）
（3）行车单价、等车单价、起步价可分别预置。
注：附加功能根据本人能力自行添加（如：带有数字时钟，能显示等候时间，等等）
题目5：十字路口交通管理控制器的设计
任务说明：在主、支道路的十字路口分别设置三色灯控制器，红灯亮禁止通行，绿灯亮允许通行，黄灯亮要求压线车辆快速穿越。
根据车流状况不同，可调整三色灯点亮或关闭时间。
设计要求：
(1) 主道路绿、黄、红灯亮的时间分别为60秒、5秒、25秒；次道路绿、黄、红灯亮的时间分别为20秒、5秒、65秒；
(2) 主、次道路时间指示采用倒计时制，用2位数码管显示。
(3) 主、次道路绿、黄、红灯亮的时间可以预置；
(4) 主、次道路绿、黄、红灯亮的时间可以分别调整；
注：附加功能根据本人能力自行添加
题目6：汽车尾灯控制器设计（教材363页）。