数字电路第四章答案
数电第四章习题答案
第四章习题答案4.1 分析图4.1电路的逻辑功能解：（1）推导输出表达式Y2=X2；Y1=X1⊕X2；Y0=(MY1+X1⎺M)⊕X0A 、B 、C 、F 1、F 2分别表示被减数、减数、来自低位的借位、本位差、本位向高位的借位。
A BCF 1F 2－被减数减 数借 位差4.3分析图4.3电路的逻辑功能 解：（1）F 1=A ⊕B ⊕C ；F 2=(A ⊕B)C+AB (2)(3)4.4 设ABCD 是一个8421BCD 码，试用最少与非门设计一个能判断该8421BCD 码是否大于等于5的电路，该数大于等于5，F= 1；否则为0。
解：(1)列真值表10 1 1 010 1 0 100 1 0 000 0 1 110 1 1 100 0 1 000 0 0 100 0 0 0F A B C D Ø1 1 1 0Ø1 1 0 1Ø1 1 0 0Ø1 0 1 1Ø1 1 1 1Ø1 0 1 011 0 0 111 0 0 0F A B C D(2)写最简表达式F = A + BD + BC=⎺A · BD · BC&&&DBC AF&4.6 试设计一个将8421BCD码转换成余3码的电路。
（F2=⎺C⎺D+CD F1=⎺D 电路图略。
4.7 在双轨输入条件下用最少与非门设计下列组合电路：（1）F（ABC）=∑m（1,3,4,6,7）(2) F（ABCD）=∑m（0,2,6,7,8,10,12,14,15）解：F=⎺B⎺D+A⎺D+BC∑+∑m)3(φ(DCFAB,,,7,4,0(10=) ,)12),9,8,6,5,2(解：函数的卡诺图如下所示：4.10 电话室对3种电话编码控制，按紧急次序排列优先权高低是：火警电话、急救电话、普通电话，分别编码为11，10，01。
试设计该编码电路。
F 1=A+BF 2=BA +4.11 试将2/4译码器扩展成4/16译码器 解：A 3A 2A 1 A 0⎺Y 0⎺Y 1⎺Y 2⎺Y 3 ⎺Y 4 ⎺Y 5⎺Y 6⎺Y 7 ⎺Y 8⎺Y 9⎺Y 10⎺Y 11 ⎺ Y 12⎺Y 13⎺Y 14⎺Y 154.12 试用74138设计一个多输出组合网络，它的输入是4位二进制码ABCD ，输出为： F 1 ：ABCD 是4的倍数。
数字电路与逻辑设计习题_4第四章组合逻辑电路剖析
数字电路与逻辑设计习题_4第四章组合逻辑电路剖析第四章组合逻辑电路一、选择题1．下列表达式中不存在竞争冒险的有。
A.Y=B +A BB.Y=A B+B CC.Y =A B C +ABD.Y =(A+B )A D 2．若在编码器中有50个编码对象，则要求输出二进制代码位数为位。
A.5B.6C.10D.503.一个16选一的数据选择器，其地址输入（选择控制输入）端有个。
A.1B.2C.4D.16 4.下列各函数等式中无冒险现象的函数式有。
A.B A AC C B F ++= B.B A BC C A F ++=C.B A B A BC C A F +++=D.C A B A BC B A AC C B F +++++=E.B A B A AC C B F +++= 5．函数C B AB C A F ++=，当变量的取值为时，将出现冒险现象。
A.B=C=1B.B =C=0C.A =1，C=0D.A =0，B=0 6．四选一数据选择器的数据输出Y 与数据输入X i 和地址码A i 之间的逻辑表达式为Y = 。
A.3X A A X A A X A A X A A 01201101001+++B.001X A AC.101X A AD.3X A A 017.一个8选一数据选择器的数据输入端有个。
A.1 B.2 C.3 D.4 E.8 8．在下列逻辑电路中，不是组合逻辑电路的有。
A.译码器B.编码器C.全加器 D.寄存器9．八路数据分配器，其地址输入端有个。
A.1B.2C.3D.4E.8 10．组合逻辑电路消除竞争冒险的方法有。
A. 修改逻辑设计B.在输出端接入滤波电容C.后级加缓冲电路D.屏蔽输入信号的尖峰干扰 11．101键盘的编码器输出位二进制代码。
A.2B.6C.7D.812．用三线-八线译码器74LS 138实现原码输出的8路数据分配器，应。
A.A ST =1，B ST =D ，C ST =0 B. A ST =1，B ST =D ，C ST =D C.A ST =1，BST =0，CST =D D.A ST =D ，BST =0，CST =013．以下电路中，加以适当辅助门电路，适于实现单输出组合逻辑电路。
数字电子基础部分答案（康华光）第04章_组合逻辑习题解答
第四章组合逻辑习题解答4．1．2 组合逻辑电路及输入波形（A.B）如图题4.1.2所示，试写出输出端的逻辑表达式并画出输出波形。
解：由逻辑电路写出逻辑表达式=+=L AB AB A B首先将输入波形分段，然后逐段画出输出波形。
当A.B信号相同时，输出为1，不同时，输出为0，得到输出波形。
如图所示4．2．1 试用2输入与非门设计一个3输入的组合逻辑电路。
当输入的二进制码小于3时，输出为0；输入大于等于3时，输出为1。
解：根据组合逻辑的设计过程，首先要确定输入输出变量，列出真值表。
由卡诺图化简得到最简与或式，然后根据要求对表达式进行变换，画出逻辑图1）设入变量为A.B.C输出变量为L，根据题意列真值表2）由卡诺图化简，经过变换得到逻辑表达式L A BC A BC=+=*3）用2输入与非门实现上述逻辑表达式4．2．7 某足球评委会由一位教练和三位球迷组成，对裁判员的判罚进行表决。
当满足以下条件时表示同意；有三人或三人以上同意，或者有两人同意，但其中一人是叫教练。
试用2输入与非门设计该表决电路。
解： 1）设一位教练和三位球迷分别用A和B.C.D表示，并且这些输入变量为1时表示同意，为0时表示不同意，输出L表示表决结果。
L为1时表示同意判罚，为0时表示不同意。
由此列出真值表输入输出A B C D L2）由真值表画卡诺图由卡诺图化简得L=AB+AC+AD+BCD由于规定只能用2输入与非门，将上式变换为两变量的与非——与非运算式 *******L AB AC AD BCD AB AC AD B CD ==3）根据L 的逻辑表达式画出由2输入与非门组成的逻辑电路4．3．3 判断图所示电路在什么条件下产生竞争冒险，怎样修改电路能消除竞争冒险?解： 根据电路图写出逻辑表达式并化简得*L A B BC =+当A=0，C=1时，L B B =+ 有可能产生竞争冒险，为消除可能产生的竞争冒险，增加乘积项使AC ，使 *L A B BC A C =++ ，修改后的电路如图4.4.4 试用74HC147设计键盘编码电路，十个按键分别对应十进制数0～9，编码器的输出为8421BCD码。
数字电子技术第四章课后习题答案（江晓安等编）
第四章组合逻辑电路1. 解： (a)(b)是相同的电路，均为同或电路。
2. 解：分析结果表明图(a)、(b)是相同的电路，均为同或电路。
同或电路的功能：输入相同输出为“1”；输入相异输出为“0”。
因此，输出为“0”(低电平)时，输入状态为AB＝01或103. 由真值表可看出，该电路是一位二进制数的全加电路，A为被加数，B为加数，C为低位向本位的进位，F1为本位向高位的进位，F2为本位的和位。
4. 解：函数关系如下：SF++⊕=+ABSABS BABS将具体的S值代入，求得F 312值，填入表中。
A A FB A B A B A A F B A B A A F A A F AB AB F B B A AB F AB B A B A B A AB F B A A AB F B A B A B A F B A AB AB B A B A F B B A B A B A B A B A B A F AB BA A A B A A B A F F B A B A F B A B A F A A F S S S S =⊕==+==+⊕===+⊕===⊕===⊕===+⊕===+=+⊕===⊕==+==⊕==Θ=+=+⊕===+++=+⊕===+=⊕===⊕==+=+⊕==+=+⊕===⊕==01111111011010110001011101010011000001110110)(01010100101001110010100011000001235. （1）用异或门实现，电路图如图(a)所示。
(2) 用与或门实现，电路图如图(b)所示。
6. 解因为一天24小时，所以需要5个变量。
P变量表示上午或下午，P＝0为上午，P=1为下午；ABCD表示时间数值。
真值表如表所示。
利用卡诺图化简如图(a)所示。
化简后的函数表达式为D C A P D B A P C B A P A P DC A PD B A P C B A P A P F =+++=用与非门实现的逻辑图如图(b )所示。
数字电路第四章习题答案
第四章习题4.4 由两个与非门构成的基本RS 触发器的输入如图P4.4所示，画出Q 和Q 端的波形。
图 P4.44.5 由两个或非门构成的基本RS 触发器的输入波形如图P4.5所示，画出输出Q 和Q 的波形。
图 P4.54.6 图P4.6是一个防抖动输出的开关电路。
当拨动开关S 时，由于开关触点接通瞬间发生振颤。
D S 和D R 的电压波形如图中所示，试画出Q 、Q 端对应的电压波形。
图P4.64.7 在同步RS触发器中，若CP、S、R的电压波形如图P4.7所示。
画出Q和Q端的波形。
设触发器的初始状态为Q=0。
图 P4.74.10 主从型JK触发器输入波形如图P4.10所示，画出输出端Q和Q的波形。
设触发器初始状态Q=0。
4.11 主从型JK 触发器组成图P4.11（a ）所示电路，输入波形如图P4.11（b ）所示，画出各触发器Q 端的波形。
（a ）解：AB J 1 ，先画出J 的波形，然后画Q.。
4.12 主从型RS 触发器的CP 、S 、R 、DR各输入的电压波形如图P4.12所示，画出端Q 和Q 端对应的电压波形。
图 P4.124.14 维持阻塞D触发器构成图P4.14所示的电路，输入波形如图P4.14（b）所示。
画出各触发器Q段的波形。
触发器的初态均为0。
（b）图 P4.144.16 上升沿触发的维持阻塞型D触发器74LS74组成图（a）所示电路，输入波形如图（b）所示，画出Q1和Q2的波形，设Q初态为0。
4.20 画出图P4.20电路在图中所示CP、R信号作用下Q1、Q2、Q3的输出电压波形，并说明DQ1、Q2、Q3输出信号的频率与CP信号频率之间的关系。
CP1/21/4QQQ频率的、1/8。
、和的频率分别是、132。
数字电子技术基础(第四版)课后习题答案_第四章
第4章触发器[题4.1]画出图P4.1所示由与非门组成的根本RS触发器输出端Q、Q的电压波形，输入端S、R的电压波形如图中所示。
图P4.1[解]见图A4.1图A4.1[题4.2]画出图P4.2由或非门组成的根本R-S触发器输出端Q、Q的电压波形，输出入端S D，R D的电压波形如图中所示。
图P4.2[解]见图A4.2[题4.3]试分析图P4.3所示电路的逻辑功能，列出真值表写出逻辑函数式。
图P4.3 [解]：图P4.3所示电路的真值表S R Q n Q n+1 0 0 0 0 0 0 1 1 0 1 0 0 0 1 1 0 1 0 0 1 1 0 1 1 1 1 0 0* 1 110*由真值表得逻辑函数式 01=+=+SR Q R S Q nn[题4.4] 图P4.4所示为一个防抖动输出的开关电路。
当拨动开关S 时，由于开关触点接触瞬间发生振颤，D S 和D R 的电压波形如图中所示，试画出Q 、Q 端对应的电压波形。
图P4.4[解] 见图A4.4图A4.4[题4.5] 在图P4.5电路中，假设CP 、S 、R 的电压波形如图中所示，试画出Q 和Q 端与之对应的电压波形。
假定触发器的初始状态为Q =0。
图P4.5[解]见图A4.5图A4.5[题4.6]假设将同步RS触发器的Q与R、Q与S相连如图P4.6所示，试画出在CP 信号作用下Q和Q端的电压波形。
己知CP信号的宽度t w = 4 t Pd 。
t Pd为门电路的平均传输延迟时间，假定t Pd≈t PHL≈t PLH，设触发器的初始状态为Q=0。
图P4.6图A4.6[解]见图A4.6[题4.7]假设主从结构RS触发器各输入端的电压波形如图P4.7中所给出，试画Q、Q端对应的电压波形。
设触发器的初始状态为Q=0。
图P4.7[解] 见图A4.7图A4.7[题4.8]假设主从结构RS触发器的CP、S、R、DR各输入端的电压波形如图P4.8所示，1DS。
数电第四章习题答案
4.11图P4.11（a）所示各电路中，FF1～FF2均为边沿触发器:
1）写出各个触发器次态输出的函数表达式；
图P4.2
解答：见图A4.2
图A4.2
4.3一种特殊的RS触发器如图P4.3所示。
1）试列出状态转换真值表；
2）写出次态方程；
3）R与S是否需要约束条件？
图P4.3
解答：1）
①CP=0时，SS=1,RR=1,期间 ，状态保持。
2CP=1时，
即在CP=1的情况下：若R=0，S=0。则RR=1，SS=1，有 ，状态保持。
图P4.13
解答：根据电路图可知 ，而该电路中的触发器是CP上升沿触发的D触发器，其新态方程为： 。据已知的CP信号波形，可以画出A、B端的输出波形如图A4.13所示。
图A4.13
4.14什么是触发器的空翻现象？造成空翻的原因是什么？
解答：所谓触发器的“空翻”是指在同一个时钟脉冲作用期间触发器状态发生两次或两次以
图A4.17
4.18图P4.18一个扭环计数器，如果电路的初始状态为 ，试画出在一系列CP作用下的 、 、 、 波形（CP数目多于8）。
图P4.18
解答：从电路图可知， （CP上升沿时成立）
如果电路的初始状态为 ，可以画出在一系列CP作用下 、 、 、 的波形如图A4.18所示。
图A4.18
4.19据如图P4.19示的电路，试画出在8个CP作用下 、 、 的波形，假设电路的初始状态为 。
为使主从JK触发器按其特性表正常工作，在CP = 1期间，必须使JK端的状态保持
数字电子技术习题答案
习题答案第一章数制和码制1．数字信号和模拟信号各有什么特点?答：模拟信号——量值的大小随时间变化是连续的。
数字信号——量值的大小随时间变化是离散的、突变的（存在一个最小数量单位△）。
2．在数字系统中为什么要采用二进制?它有何优点?答：简单、状态数少，可以用二极管、三极管的开关状态来对应二进制的两个数。
3.二进制：0、1；四进制：0、1、2、3；八进制：0、1、2、3、4、5、6、7；十六进制：0、1、2、3、4、5、6、7、8、9、A、B、C、D、E、F。
4.(30.25)10=( 11110.01)2=( 1E.4)16。
(3AB6)16=( 0011101010110110)2=(35266)8。
(136.27)10=( 10001000.0100)2=( 88.4)16。
5.B E6.ABCD7.(432.B7)16=( 010*********. 10110111)2=(2062. 556)8。
8.二进制数的1和0代表一个事物的两种不同逻辑状态。
9.在二进制数的前面增加一位符号位。
符号位为0表示正数；符号位为1表示负数。
这种表示法称为原码。
10.正数的反码与原码相同，负数的反码即为它的正数原码连同符号位按位取反。
11.正数的补码与原码相同，负数的补码即为它的反码在最低位加1形成。
12.在二进制数的前面增加一位符号位。
符号位为0表示正数；符号位为1表示负数。
正数的反码、补码与原码相同，负数的反码即为它的正数原码连同符号位按位取反。
负数的补码即为它的反码在最低位加1形成。
补码再补是原码。
13.A:(+1011)2的反码、补码与原码均相同：01011；B: (-1101)2的原码为11101，反码为10010，补码为10011.14.A: (111011)2 的符号位为1，该数为负数，反码为100100，补码为100101. B: (001010)2 的符号位为0，该数为正，故反码、补码与原码均相同：001010.15.两个用补码表示的二进制数相加时，和的符号位是将两个加数的符号位和来自最高有效数字位的进位相加，舍弃产生的进位得到的结果就是和的符号。
数字电子技术第四章习题答案
4.8 用4片8线-3线优先编码器组成 线-5线优先编码器。 线优先编码器组成32线 线优先编码器 线优先编码器。 片 线 线优先编码器组成
YS'
1 0 1 0
Y’2(4) 0 1 1 1 1
' YEX
状态 不工作 工作， 工作，但无输入 工作， 工作，且有输入 不可能出现
1 1 0 0
Y’2(3) 1 0 1 1 1
C 0 1 0 1 0 1 0 1
MS 0 1 × 0 × × × 1
ML 0 0 × 1 × × × 1
MS
BC 00 A 0 1 0 x BC 00 0 x
01 1 x
11 0 1
10 x x
ML A 0 1
01 0 x
11 1 1
10 x x
MS=A+B’C ML=B
B ML
《数字电子技术基础》第五版 数字电子技术基础》
《数字电子技术基础》第五版 数字电子技术基础》
4.3
解：输入变量——水位检测结果 输入变量 水位检测结果 来表示， 用A，B，C来表示， ， ， 来表示 高于检测元件时为“ ， 高于检测元件时为“0”， 低于检测元件时为“1”； 低于检测元件时为“ ； 输出变量——水泵工作状态 输出变量 水泵工作状态 用ML，MS分别代表两个水泵 工作为“ ，不工作为“ 。 工作为“1”，不工作为“0”。
数字电路第四章答案
数字电路第四章答案【篇一：数字电路答案第四章时序逻辑电路2】p=1，输入信号d被封锁，锁存器的输出状态保持不变；当锁存命令cp=0，锁存器输出q?d，q=d；当锁存命令cp出现上升沿，输入信号d被封锁。
根据上述分析，画出锁存器输出q及 q的波形如习题4.3图（c）所示。
习题4.4 习题图4.4是作用于某主从jk触发器cp、j、k、 rd及 sd 端的信号波形图，试绘出q端的波形图。
解：主从jk触发器的 rd、且为低有效。
只有当rd?sd?1 sd端为异步清零和复位端，时，在cp下降沿的作用下，j、k决定输出q状态的变化。
q端的波形如习题4.4图所示。
习题4.5 习题4.5图（a）是由一个主从jk触发器及三个非门构成的“冲息电路”，习题4.5图（b）是时钟cp的波形，假定触发器及各个门的平均延迟时间都是10ns，试绘出输出f的波形。
cpf cp100ns10nsq（a）f30ns10ns（b）（c）习题4.5图解：由习题4.5图（a）所示的电路连接可知：sd?j?k?1，rd?f。
当rd?1时，在cp下降沿的作用下，且经过10 ns，状态q发生翻转，再经过30ns，f发生状态的改变，f?q。
rd?0时，经过10ns，状态q=0。
根据上述对电路功能的分析，得到q和f的波形如习题4.5图（c）所示。
习题4.6 习题4.6图（a）是一个1检出电路，图（b）是cp及j端的输入波形图，试绘出 rd端及q端的波形图（注：触发器是主从触发器，分析时序逻辑图时，要注意cp=1时主触发器的存储作用）。
cpj（a）qd（c）cp j（b）习题图解：分析习题4.6图（a）的电路连接：sd?1,k?0,rd?cp?q；分段分析习题4.6图（b）所示cp及j端信号波形。
（1）cp=1时，设q端初态为0，则rd?1。
j信号出现一次1信号，即一次变化的干扰，且k=0，此时q端状态不会改变；（2）cp下降沿到来，q端状态变为1，rd?cp，此时cp=0，异步清零信号无效；（3）cp出现上升沿，产生异步清零信号，使q由1变为0，在很短的时间里 rd又恢复到1；（4）同理，在第2个cp=1期间，由于j信号出现1信号，在cp下降沿以及上升沿到来后，电路q端和 rd端的变化与（2）、（3）过程的分析相同，其波形如习题4.6图（c）所示。
数字电路与数字电子技术课后答案第四章(供参考)
(4) F=ΠM(5,7,13,15)
= BD
F= +
(5) F=ΠM(1,3,9,10,11,14,15)
= AC+ D
F = ( + )(B+ )
(6) F=∑m (0,2,4,9,11,14,15, 16,17,19,23,25,29,31)
F= + + BCD+ B E+AB E+ACDE+A +A E
= A⊙B⊙C
(6) = ⊙ ⊙
证:
左=
= [(A⊕B)+ ] (A⊙B)+C]
= (A⊙B) +[(A⊕B)C]
= +AB + BC+A C
右= ( ⊙ )⊙
= [( ⊙ ) + ]
= [( +AB) + ]
= +AB +
= +AB +(A⊕B)C
= +AB + BC+A C
9.证明
(1)如果a + b = c，则a + c = b，反之亦成立
(2)F在输入组合为1,3,5,7时使F=1
15.变化如下函数成另一种标准形式
(1) F=∑m (1,3,7)
(2) F=∑m (0,2,6,11,13,14)
(3) F=ΠM(0,3,6,7)
(4) F=ΠM(0,1,2,3,4,6,12)
解:
(1)F=ΠM(0,2,4,5,6)
(2)F=ΠM(1,3,4,5,7,8,9,10,12,15)
(3)F=∑m (1,2,4,5)
数字电路逻辑设计课后习题答案第四章
Q4
4-10
解：由右图写出各触发器的特征方程，有：
Q1
n +1
= [ D ] ⋅ CP ↑= ⎡ Q1n + Q 2n ⎤ ⋅ CP ↑＝⎡ Q1n Q 2n ⎤ ⋅ CP ↑ ⎣ ⎦ ⎣ ⎦
⎡ ⎤ Q 2 = [ D ] ⋅ CP ↓= ⎣ Q1n ⎦ ⋅ CP ↓
n +1
根据特征方程，可以画出在下列所示CP波形作用下 Q1和Q2的工作波形：
n +1
4-16（续） Q1 = ⎡ Q 2 ⎤ ⋅ A ↑ ⎢ ⎥ ⎣ ⎦
n +1 n
Q2
n +1
⎡Q n ⎤ ⋅ B ↑ = 1 ⎢ ⎥ ⎣ ⎦
Q1
Q2
4-17
解：由上图写出各触发器的特征方程，有：
⎧Qn+1 = ⎡JQn + KQn ⎤ ⋅ CP ↓⎫ 1⎥ ⎪ 1 ⎢ 1 ⎪ ⎣ ⎦ ⎪ ⎪ n n+1 ⎪ ⎪ ⎡(A⊕Qn )Qn + BQn ⎤ ⋅ CP ↓= ⎡ AQn + BQn ⎤ ⋅ CP ↓ ⎨J = A⊕Q ⎬ ⇒Q = ⎢ 1 1 1 1 1⎥ 1⎥ ⎢ 1 ⎣ ⎦ ⎣ ⎦ ⎪ ⎪ ⎪K = B ⎪ ⎪ ⎪ ⎩ ⎭
4-3 解： 边沿触发器在CP下跳时接收输入信号并可能 改变状态。 主从触发器CP下降沿从触发器接收主触发器 状态，并在CP＝0期间保持不变，而主触发 器被封锁，状态保持不变。
4-4
解： 由两个或非门组成的基本触发器可以看出： 当RD=SD=0时，触发器状态保持不变，即Qn+1=Qn； 当RD=0、SD=1时，Qn+1=1，Q n+1 = 0 ，触发器置1； 当RD=1、SD=0时，Qn+1=0，Q n+1 = 1 ，触发器置0； 当RD=SD=1时，Qn+1=Qn=0，若同时跳变为0，则出现状态不定的 情况。 将以上分析结果用表格的形式列出，得到该基本触发器的状态转 移真值表如下 RD 0 0 1 1 SD 0 1 0 1 Qn+1 Qn 1 0 不允许
数字电子技术基础第四章习题及参考答案
数字电子技术基础第四章习题及参考答案第四章习题1．分析图4-1中所示的同步时序逻辑电路，要求：（1）写出驱动方程、输出方程、状态方程；（2）画出状态转换图，并说出电路功能。
CPY图4-12．由D触发器组成的时序逻辑电路如图4-2所示，在图中所示的CP脉冲及D作用下，画出Q0、Q1的波形。
设触发器的初始状态为Q0=0，Q1=0。
D图4-23．试分析图4-3所示同步时序逻辑电路，要求：写出驱动方程、状态方程，列出状态真值表，画出状态图。
CP图4-34．一同步时序逻辑电路如图4-4所示，设各触发器的起始状态均为0态。
（1）作出电路的状态转换表；（2）画出电路的状态图；（3）画出CP作用下Q0、Q1、Q2的波形图；（4）说明电路的逻辑功能。
图4-45．试画出如图4-5所示电路在CP波形作用下的输出波形Q1及Q0，并说明它的功能（假设初态Q0Q1=00）。
CPQ1Q0CP图4-56．分析如图4-6所示同步时序逻辑电路的功能，写出分析过程。
Y图4-67．分析图4-7所示电路的逻辑功能。
（1）写出驱动方程、状态方程；（2）作出状态转移表、状态转移图；（3）指出电路的逻辑功能，并说明能否自启动；（4）画出在时钟作用下的各触发器输出波形。
CP图4-78．时序逻辑电路分析。
电路如图4-8所示：（1）列出方程式、状态表；（2）画出状态图、时序图。
并说明电路的功能。
1C图4-89．试分析图4-9下面时序逻辑电路：（1）写出该电路的驱动方程，状态方程和输出方程；（2）画出Q1Q0的状态转换图；（3）根据状态图分析其功能；1B图4-910.分析如图4-10所示同步时序逻辑电路，具体要求：写出它的激励方程组、状态方程组和输出方程，画出状态图并描述功能。
1Z图4-1011．已知某同步时序逻辑电路如图4-11所示，试：（1）分析电路的状态转移图，并要求给出详细分析过程。
（2）电路逻辑功能是什么，能否自启动？（3）若计数脉冲f CP频率等于700Hz，从Q2端输出时的脉冲频率是多少?CP图4-1112．分析图4-12所示同步时序逻辑电路，写出它的激励方程组、状态方程组，并画出状态转换图。
数字电路第四章答案
数字电路第四章答案【篇一：数字电路答案第四章时序逻辑电路2】p=1，输入信号d被封锁，锁存器的输出状态保持不变；当锁存命令cp=0，锁存器输出q?d，q=d；当锁存命令cp出现上升沿，输入信号d被封锁。
根据上述分析，画出锁存器输出q及 q的波形如习题4.3图（c）所示。
习题4.4 习题图4.4是作用于某主从jk触发器cp、j、k、 rd及 sd 端的信号波形图，试绘出q端的波形图。
解：主从jk触发器的 rd、且为低有效。
只有当rd?sd?1 sd端为异步清零和复位端，时，在cp下降沿的作用下，j、k决定输出q状态的变化。
q端的波形如习题4.4图所示。
习题4.5 习题4.5图（a）是由一个主从jk触发器及三个非门构成的“冲息电路”，习题4.5图（b）是时钟cp的波形，假定触发器及各个门的平均延迟时间都是10ns，试绘出输出f的波形。
cpf cp100ns10nsq（a）f30ns10ns（b）（c）习题4.5图解：由习题4.5图（a）所示的电路连接可知：sd?j?k?1，rd?f。
当rd?1时，在cp下降沿的作用下，且经过10 ns，状态q发生翻转，再经过30ns，f发生状态的改变，f?q。
rd?0时，经过10ns，状态q=0。
根据上述对电路功能的分析，得到q和f的波形如习题4.5图（c）所示。
习题4.6 习题4.6图（a）是一个1检出电路，图（b）是cp及j端的输入波形图，试绘出 rd端及q端的波形图（注：触发器是主从触发器，分析时序逻辑图时，要注意cp=1时主触发器的存储作用）。
cpj（a）qd（c）cp j（b）习题图解：分析习题4.6图（a）的电路连接：sd?1,k?0,rd?cp?q；分段分析习题4.6图（b）所示cp及j端信号波形。
（1）cp=1时，设q端初态为0，则rd?1。
j信号出现一次1信号，即一次变化的干扰，且k=0，此时q端状态不会改变；（2）cp下降沿到来，q端状态变为1，rd?cp，此时cp=0，异步清零信号无效；（3）cp出现上升沿，产生异步清零信号，使q由1变为0，在很短的时间里 rd又恢复到1；（4）同理，在第2个cp=1期间，由于j信号出现1信号，在cp下降沿以及上升沿到来后，电路q端和 rd端的变化与（2）、（3）过程的分析相同，其波形如习题4.6图（c）所示。
数字电子电路与逻辑 刘可文主编 第四章 集成逻辑门电路 答案
习题44-1 电路如图题4.1所示，写出输出L 的表达式。
设电路中各元件参数满足使三极管处于饱和及截止的条件。
BL D D (a)CC(c)1233(d)图题4.14-1 解：（a ）此电路由两级逻辑门构成，第一级是与门，输出为AB ；第二级是或门，输出为： L 1=AB +C（b ）此电路是只有一个输入端的逻辑电路。
当输入端A 为低电平时，T 1发射结导通，V B1<2.1V ，D 、T 2截止，L 2输出高电平；当输入端A 为高电平时，T 1发射结不通，+V CC 足以使D 、T 2导通，L 2输出低电平。
由以上分析可见：A L =2（c ）此电路有两个输入端，可以分几种情况讨论其工作过程：当输入A 、B 均为低电平时，T 1、T 2都截止，L 3以下部分的支路不通，输出高电平；当输入A 、B 一高一低时，T 1、T 2中有一个截止，L 3以下部分的支路仍不通，输出高电平；当输入A 、B 均为高电平时，T 1、T 2都饱和导通，L 3以下部分的支路导通，输出低电平。
根据以上分析可以列出真值表如表解2.1。
由真值表可得表达式：AB B A B A B A L =++=3（d ）此电路有两个输入端，可以分几种情况讨论其工作过程：当输入A 、B 均为低电平时，T 1、T 2都截止，L 4以下部分的支路不通，输出高电平；当输入A 、B 一高一低时，T 1、T 2中有一个饱和导通，L 4以下部分的支路导通，输出低电平；当输入A 、B 均为高电平时，T 1、T 2都饱和导通，L 4以下部分的支路导通，输出低电平。
根据以上分析可以列出真值表如表解4.1。
由真值表可得表达式：B A B A L +=⋅=44-2 为什么说TTL 与非门的输入端在以下4种接法下都属于逻辑0：（1）输入端接地；（2）输入端接低于0.8V 的电源；（3）输入端接同类与非门的输出低电压0.3V ；（4）输入端通过200Ω的电阻接地。
数字电子技术第四章课后习题答案
第四章组合逻辑电路1. 解： (a)(b)是相同的电路，均为同或电路。
2. 解：分析结果表明图(a)、(b)是相同的电路，均为同或电路。
同或电路的功能：输入相同输出为“1”；输入相异输出为“0”。
因此，输出为“0”(低电平)时，输入状态为AB＝01或103. 由真值表可看出，该电路是一位二进制数的全加电路，A为被加数，B为加数，C为低位向本位的进位，F1为本位向高位的进位，F2为本位的和位。
4. 解：函数关系如下：ABSF+⊕=++ABSSSABB将具体的S值代入，求得F 312值，填入表中。
A A FB A B A B A A F B A B A A F A A F AB AB F B B A AB F AB B A B A B A AB F B A A AB F B A B A B A F B A AB AB B A B A F B B A B A B A B A B A B A F AB BA A A B A A B A F F B A B A F B A B A F A A F S S S S =⊕==+==+⊕===+⊕===⊕===⊕===+⊕===+=+⊕===⊕==+==⊕==Θ=+=+⊕===+++=+⊕===+=⊕===⊕==+=+⊕==+=+⊕===⊕==01111111011010110001011101010011000001110110)(01010100101001110010100011000001235. （1）用异或门实现，电路图如图(a)所示。
(2) 用与或门实现，电路图如图(b)所示。
6. 解因为一天24小时，所以需要5个变量。
P变量表示上午或下午，P＝0为上午，P=1为下午；ABCD表示时间数值。
真值表如表所示。
利用卡诺图化简如图(a)所示。
化简后的函数表达式为D C A P D B A P C B A P A P DC A PD B A P C B A P A P F =+++=用与非门实现的逻辑图如图(b)所示。
数字电路答案第四章 时序逻辑电路1
第四章 时序逻辑电路本章介绍各种触发器的结构组成、工作原理、逻辑功能以及各种特性。
触发器是由基本门电路组成的具有反馈连接、且输出状态不仅和输入状态有关，而且和输出原状态有关、具有记忆性的电路。
本章还介绍时序逻辑电路的基本概念、组成结构，各种时序电路的分析和设计方法。
本章的学习将为深入学习具有特定功能的中规模时序电路奠定良好的基础。
第一节 基本知识、重点与难点一、基本知识（一）触发器的基本概念 1. 触发器特点触发器与组合逻辑电路不同，触发器的输出不仅与输入信号有关，而且还与触发器原来的状态有关。
触发器具有记忆功能，是构成时序电路的基本单元电路。
触发器具有两个稳定的状态0和1。
在不同的输入信号作用下，触发器可以置成0，也可以置成1。
当输入信号消失后，触发器能保持其状态不变。
2. 触发器控制信号触发器的外部控制信号分为三类：（1）置位信号、复位信号：置位信号和复位信号有高有效或低有效、同步或异步之分。
置位信号D S 和复位信号D R 是低有效的异步信号，当信号有效时，触发器置1或清零，D S 和D R 不能同时有效。
（2）时钟脉冲信号：时钟脉冲信号为触发器的控制端，决定触发器的状态何时转换。
（3）外部激励信号：外部激励信号在CP 脉冲作用下控制触发器的状态转换。
3. 触发器类型触发器有不同的分类方法，按触发方式分类，有：电位触发方式、主从触发方式和边沿触发方式。
按逻辑功能分类，有：RS 触发器、D 触发器、JK 触发器和T 触发器等。
4. 触发器逻辑功能描述方法触发器的逻辑功能是指触发器的次态与现态以及输入信号之间的逻辑关系。
描述触发器的逻辑功能常用方法有：（1）状态转换表与激励表 （2）特征方程 （3）状态转换图 （4）时序图（二）触发器的基本类型 1. 基本RS 触发器基本RS 触发器没有同步触发脉冲，输入信号直接控制输出端的状态。
只要输入变化，输出立即变化。
基本RS 触发器的特征方程为：⎪⎩⎪⎨⎧=++=+1D D D D 1S R Q R S Q nn2. 同步RS 触发器同步RS 触发器在时钟脉冲CP 有效时，如CP =1期间，触发器的输出随输入信号的变化而改变。
(完整版)数字电子技术第四章答案
习题44－1 分析图P4－1所示的各组合电路，写出输出函数表达式，列出真值表，说明电路的逻辑功能。
解：图（a ）：1F AB =；2F A B =e ；3F AB = 真值表如下表所示： A B 1F2F3F0 0 0 1 0 0 1 0 0 1 1 0 1 0 0 111其功能为一位比较器。
A>B 时，11F =；A=B 时，21F =；A<B 时，31F = 图（b ）：12F AB AB F AB =+=； 真值表如下表所示： A B 1F2F功能：一位半加器，1F 为本位和，2F 为进位。
图（c ）：1(0,3,5,6)(1,2,4,7)F M m ==∑∏2(0,1,2,4)(3,5,6,7)F M m ==∑∏真值表如下表所示：功能：一位全加器，1F 为本位和，2F 为本位向高位的进位。
图（d ）：1F AB =；2F A B =e ；3F AB =功能：为一位比较器，A<B 时，1F ＝1；A=B 时，2F ＝1；A>B 时，3F ＝14－2 分析图P4－2所示的组合电路，写出输出函数表达式，列出真值表，指出该电路完成的逻辑功能。
解：该电路的输出逻辑函数表达式为：100101102103F A A x A A x A A x A A x =+++因此该电路是一个四选一数据选择器，其真值表如下表所示：1A0AF0 0 0x 0 1 1x 1 0 2x 1 13x4－3 图P4－3是一个受M 控制的代码转换电路，当M ＝1时，完成4为二进制码至格雷码的转换；当M ＝0时，完成4为格雷码至二进制的转换。
试分别写出0Y ,1Y ,2Y ,3Y 的逻辑函数的表达式，并列出真值表，说明该电路的工作原理。
解：该电路的输入为3x 2x 1x 0x ，输出为3Y 2Y 1Y 0Y 。
真值表如下： 3x2x1x0x3Y2Y1Y0YM=10 0 0 0 0 0 0 0 0 0 0 1 0 0 0 1 0 0 1 0 0 0 1 1 0 0 1 1 0 0 1 0 0 1 0 0 0 1 1 0 0 1 0 1 0 1 1 1 0 1 1 0 0 1 0 1 01 1 0 0 1 0 0 M=0 1 0 0 0 1 1 1 1 1 0 0 1 1 1 1 0 1 0 1 0 1 1 0 0 1 0 1 1 1 1 0 1 1 1 0 0 1 0 0 0 1 1 0 1 1 0 0 1 1 1 1 0 1 0 1 1 111111由此可得：1M =当时，33232121010Y x Y x x Y x x Y x x =⎧⎪=⊕⎪⎨=⊕⎪⎪=⊕⎩ 完成二进制至格雷码的转换。
数电第四章练习册答案
数电第四章练习册答案问题1：解释什么是逻辑门，并给出常见的逻辑门类型。
答案：逻辑门是数字电路中的基本组件，用于实现基本的逻辑运算，如与（AND）、或（OR）、非（NOT）、异或（XOR）等。
常见的逻辑门类型包括：与门（AND）、或门（OR）、非门（NOT）、异或门（XOR）、与非门（NAND）、或非门（NOR）、同或门（XNOR）等。
问题2：描述二进制数和十进制数之间的转换方法。
答案：二进制数转换为十进制数的方法是将每个二进制位的值乘以其权重（2的幂），然后将结果相加。
十进制数转换为二进制数的方法是将十进制数除以2，取余数，然后继续除以2，直到结果为0。
问题3：什么是布尔代数？答案：布尔代数是一种数学系统，用于描述和操作逻辑运算。
它是数字电路设计中的基础，由布尔代数的基本原理和规则组成，如布尔代数的五个基本规则：交换律、结合律、分配律、德摩根定律和幂等律。
问题4：解释什么是组合逻辑电路，并给出一个例子。
答案：组合逻辑电路是一种数字电路，其输出仅依赖于当前的输入值，不包含存储元件。
一个常见的组合逻辑电路例子是加法器，它接受两个二进制数作为输入，并产生它们的和以及进位。
问题5：什么是时序逻辑电路？答案：时序逻辑电路是一种包含存储元件（如触发器）的数字电路，其输出不仅依赖于当前的输入值，还依赖于电路的历史状态。
一个常见的时序逻辑电路例子是寄存器，它可以存储一定数量的位，并在时钟信号的控制下更新其内容。
问题6：解释什么是触发器，并说明其功能。
答案：触发器是一种具有两个稳定状态的存储元件，它可以存储一位二进制信息。
触发器的功能是存储和转换信息，它们是构成更复杂时序逻辑电路的基本组件。
结束语：通过本章的练习，希望同学们能够加深对数字电子技术的理解，掌握逻辑门、二进制与十进制转换、布尔代数、组合逻辑电路和时序逻辑电路等基本概念和原理。
这些知识是数字电子技术领域的基石，对于未来深入学习和应用数字电路至关重要。
希望同学们能够不断练习，提高自己的理解和应用能力。
数字电路第4章(3译码器及应用)_4
共阴极数码管需要高电平驱动
如共阴极数码管BS201A
当某段加高电平时，则点亮，加低电平时，熄灭。那 么如果显示某一数字如“3”，则abcdg＝11111，fe＝ 00。
输
入
A0 Ya Yb Yc
输
Yd Ye
出
Yf Yg
字形
二极管构成“与”门
Y
用二极管与门阵列组成的3线－8线译码器： 则当A2A1A0=010 时，则只有Y2＝1
=0V =3V =0V =3V
=0V
=3V
集成译码器74HC138——3线—8线译码器 74HC138是由CMOS门构成的3线－8线译码器。 逻辑图如下图：
Y'0
S S3 S 2 S1
a.当附加控制端S1=0或S'2+S'3=1时，译码器被禁 c.当S ＝1，S + S =0时，译码器处于工作状态 当S‘2+S’3=0时,译码器是一个数据分配器，数据 b.d.当译码器工作时，输出端逻辑式为：Y'i=m'i 1 2 3 止工作，输出状态全为高电平。 ，因此，称为最小项译码器。 S 根据地址A A A 将S 以反码形式输出，如:
(1) 数码管每段都是一个发光二极管（LED）,材料不同， 光线的波长不同，其发光颜色也不一样。
(2) 分共阴极和共阳极两类，BS201A属于共阴极类型,各发 光二极管的阴极是接在一起的,当外加高电平时，发光二 极管亮，故高电平有效。而共阳极内部电路低电平有效。
a
D .P b
c
d
e
f
g
公共阳极 共阳极数码管的内部等效电路
★ ★ ★ ★ ★
编码器 译码器 数据选择器（多路选择器）、数据分配器 算术逻辑运算单元 数值比较器
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数字电路第四章答案【篇一：数字电路答案第四章时序逻辑电路2】p=1，输入信号d被封锁，锁存器的输出状态保持不变；当锁存命令cp=0，锁存器输出q?d，q=d；当锁存命令cp出现上升沿，输入信号d被封锁。
根据上述分析，画出锁存器输出q及 q的波形如习题4.3图（c）所示。
习题4.4 习题图4.4是作用于某主从jk触发器cp、j、k、 rd及 sd 端的信号波形图，试绘出q端的波形图。
解：主从jk触发器的 rd、且为低有效。
只有当rd?sd?1 sd端为异步清零和复位端，时，在cp下降沿的作用下，j、k决定输出q状态的变化。
q端的波形如习题4.4图所示。
习题4.5 习题4.5图（a）是由一个主从jk触发器及三个非门构成的“冲息电路”，习题4.5图（b）是时钟cp的波形，假定触发器及各个门的平均延迟时间都是10ns，试绘出输出f的波形。
cpf cp100ns10nsq（a）f30ns10ns（b）（c）习题4.5图解：由习题4.5图（a）所示的电路连接可知：sd?j?k?1，rd?f。
当rd?1时，在cp下降沿的作用下，且经过10 ns，状态q发生翻转，再经过30ns，f发生状态的改变，f?q。
rd?0时，经过10ns，状态q=0。
根据上述对电路功能的分析，得到q和f的波形如习题4.5图（c）所示。
习题4.6 习题4.6图（a）是一个1检出电路，图（b）是cp及j端的输入波形图，试绘出 rd端及q端的波形图（注：触发器是主从触发器，分析时序逻辑图时，要注意cp=1时主触发器的存储作用）。
cpj（a）qd（c）cp j（b）习题图解：分析习题4.6图（a）的电路连接：sd?1,k?0,rd?cp?q；分段分析习题4.6图（b）所示cp及j端信号波形。
（1）cp=1时，设q端初态为0，则rd?1。
j信号出现一次1信号，即一次变化的干扰，且k=0，此时q端状态不会改变；（2）cp下降沿到来，q端状态变为1，rd?cp，此时cp=0，异步清零信号无效；（3）cp出现上升沿，产生异步清零信号，使q由1变为0，在很短的时间里 rd又恢复到1；（4）同理，在第2个cp=1期间，由于j信号出现1信号，在cp下降沿以及上升沿到来后，电路q端和 rd端的变化与（2）、（3）过程的分析相同，其波形如习题4.6图（c）所示。
结论：该电路可以实现1信号的检出功能。
习题4.7 习题4.7图（a）是用主从jk触发器构成的信号检测电路，用来检测cp高电平期间ui是否有输入脉冲，若cp、ui电压如习题4.7图（b）所示，试画出输出电压uo的波形。
cp ui（b）（a）q（c）ui cpuo习题4.7图解：分析习题4.7图（a）的电路连接：k?1,分析习题4.7图（b）给定的信号波形。
j?ui,rd?cp?uo,uo?q；分段（1）cp=1时，设q端初态为0，则rd?1。
ui信号出现一次1信号，即一次变化的干扰，且k=1，此时q端状态不变；（2）cp下降沿到来，q端状态由0变为1，rd?cp，此时cp=0，异步清零信号无效；（3）cp出现上升沿，异步清零信号有效，使q端由1变为0，当q变为0后， rd又恢复为1；（4）同理，在以后的cp=1期间，ui信号出现一次1信号，在cp下降沿以及上升沿到来后，电路q端和 rd端的变化与（2）、（3）过程的分析相同，其波形如习题4.7图（c）所示。
习题4.8 习题4.8图（a）是由一个维持阻塞d触发器及一个边沿jk触发器构成的电路，图（b）是输入信号，试绘出q1及q2的波形。
解：分析习题4.8图（a）的电路连接：该电路是同步电路，由d触发器和jk触发器组成，d触发器的d端接外部输入信号，jk触发器j 端与d触发器的q端相连，且k=1。
输出波形分析如习题4.8图（c）所示。
习题4.9 试利用触发器的特征方程式写出习题4.9图（a）、（b）、（c）中各触发器次态输出qn+1与现态qn和a、b之间的逻辑函数式。
d2 2cp d d（a）cp d d（b）q1 q2（c）d 习题4.8图q（a）（b）（c）习题4.9图解：习题4.9图（a）由d触发器组成，d触发器的特征方程为：qn?1?d，根据电路连接d?aqn，将d代入特征方程，因此触发器次态qn+1与现态qn和a之间的逻辑函数式为：qn?1?aqn习题4.9图（b）由jk触发器组成，jk触发器的特征方程为：qn?1?jqn?kqn，根据电路连接j?k?a?b，将j、k代入特征方程，因此触发器次态输出qn+1与现态qn和a、b之间的逻辑函数式为： qn?1?(a?b)qn?a?bqn习题4.9图（c）由d触发器组成，根据电路连接d?bqn?aqn，将d代入特征方程，因此触发器次态输出qn+1与现态qn和a、b之间的逻辑函数式为：qn?1?bqn?aqn?bqn?aqn习题4.10 设习题4.10图中各触发器初始状态为0，试画出各触发器在cp作用下q端的波形。
解：各触发器在cp作用下q端的波形如习题4.10图（i）所示。
qq(a) (b) (c) (d)1 q(e)(f) (g) (h)习题4.10图cpqaqbqcqdqe qfqgqh习题4.10图（i）习题4.11 已知电路如习题4.11图（a）所示，若cp及a波形如题图（b）所示，各触发器初态为0，试画出各触发器输出端q1和q2的波形。
cpa （a） q1q2cpa（c）习题4.11图解：分析习题4.11图（a）的电路连接：该电路是同步电路，由jk 触发器组成。
（b）??j1?k1?a???j1?k1?aq1q1和q2波形分析如习题4.11图（c）所示。
习题4.12 分析习题4.12图（a）所示同步时序电路，作出它的状态转换表和状态转换图。
作出当电平输入x序列为1011100时电路的时序波形图，设初态为0。
x/zz0/0 x 0/01/1（a）（b）cpxqz（c）解：驱动方程：d?x?qn 状态方程：qn?1?x?qn 输出方程：z?xq 状态转换表如习题4.12表所示。
习题4.12图1011100时电路的时序波形图如习题4.12图（c）所示。
习题4.13 习题4.13图（a）所示同步计数器，由jk触发器构成。
写出状态转换表与状态转换图，并说明该计数器的模是多少？解：根据逻辑电路列写下列方程：?j0?q2k0?1?驱动方程：?j1?q0k1?q0?j?qqk?1012?2【篇二：数字电子技术基础教材第四章答案】图p4－1所示的各组合电路，写出输出函数表达式，列出真值表，说明电路的逻辑功能。
解：图（a）：fab1?真值表如下表所示：；f2?ab；f3?ab其功能为一位比较器。
ab时，f1?1；a=b时，f2?1；ab时，f3?1图（b）：f；f2?ab 1?ab?ab真值表如下表所示：功能：一位半加器，f1为本位和，f2为进位。
图（c）：f1?m6)5,30,(?74),21(??mf2??m(0,1,2,4)??m(3,5,6,7)真值表如下表所示：功能：一位全加器，f1为本位和，f2为本位向高位的进位。
图（d）：fab1?；f2?ab；f3?ab4－2 分析图p4－2所示的组合电路，写出输出函数表达式，列出真值表，指出该电路完成的逻辑功能。
解：该电路的输出逻辑函数表达式为：f?a1a0x0?a1a0x1?a1a0x2?a1a0x3因此该电路是一个四选一数据选择器，其真值表如下表所示：4－3 图p4－3是一个受m控制的代码转换电路，当m＝1时，完成4为二进制码至格雷码的转换；当m＝0时，完成4为格雷码至二进制的转换。
试分别写出y0,y1,y2,y3的逻辑函数的表达式，并列出真值表，说明该电路的工作原理。
解：该电路的输入为x3x2x1x0，输出为y3y2y1y0。
真值表如下：?y3?x3?y?x?x?232时，由此可得：当m?1 ??y1?x2?x1??y0?x1?x0完成二进制至格雷码的转换。
?y3?x3?y?x?x?232当m?0时， ??y1?x3?x2?x1?y2?x1??y0?x3?x2?x1?x0?y1?x0完成格雷码至二进制的转换。
4－4 图p4－4是一个多功能逻辑运算电路，图中s3,s2,s1,s0为控制输入端。
试列表说明电路在s3,s2,s1,s0的各种取值组合下f与a,b的逻辑关系。
解：f?(s3ab?s2ab)?(s1b?s0b?a)，功能如下表所示，【篇三：数电第四章习题答案】>4.1 分析图4.1电路的逻辑功能解：（1）推导输出表达式y2=x2；y1=x1?x2；y0=(my1+x1?m)?x0a、b、c、f1、f2分别表示被减数、减数、来自低位的借位、本位差、本位向高位的借位。
a－f2bc被减数减数借位f1 差4.3分析图4.3电路的逻辑功能解：（1）f1=a?b?c；f2=(a?b)c+ab (2)(3)4.4 设abcd是一个8421bcd码，试用最少与非门设计一个能判断该8421bcd码是否大于等于5的电路，该数大于等于5，f= 1；否则为0。
解：(1)列真值表abcd0 0 0 00 0 0 10 0 1 00 0 1 10 1 0 00 1 0 10 1 1 00 1 1 1f00000111abcd1 0 0 01 0 0 11 0 1 01 0 1 11 1 0 01 1 0 11 1 1 01 1 1 1f11??????(2)写最简表达式f = a + bd + bc=?a4.6 试设计一个将8421bcd码转换成余3码的电路。
（f2=?c?d+cd f1=?d 电路图略。
4.7 在双轨输入条件下用最少与非门设计下列组合电路：（1）f （abc）=?m（1,3,4,6,7）解：f=a?c+?ac+bc(2) f（abcd）=?m（0,2,6,7,8,10,12,14,15）解：f=?b?d+a?d+bc00 01 11 10(3)f(a,b,c,d)??m(2,5,6,8,9,12)???(0,4,7,10)解：函数的卡诺图如下所示：。