EDA技术实用教程第五版第13章习题答案
EDA 技术实用教程 课后作业答案
作业3-6module Mux3_1(a1,a2,a3,s0,s1,outy); input a1,a2,a3,s0,s1;output outy;reg outy;reg temp;always @(a2,a3,s0)beginif(s0 == 1'b0)temp = a2;elsetemp = a3;endalways @(a1, temp,s1)beginif(s1 == 1'b0)outy = a1;elseouty = temp;endendmodule作业3-7 半减器module H_suber(x,y,diff,s_out);input x,y;output diff,s_out;reg s_out;wire diff;assign diff = x ^ y;always @(x,y)beginif(x < y)s_out = 1'b1;elses_out = 1'b0;endendmodule全减器module F_suber(x,y,sub_in,diffr,sub_out); input x,y,sub_in;output diffr,sub_out;wire diffr,sub_out;wire H_diff,H_sout,s_out;assign sub_out = s_out || H_sout;H_suber U1 (.x(x),.y(y),.diff(H_diff),.s_out(H_sout));H_suber U2 (.x(H_diff),.y(sub_in),.diff(diffr),.s_out(s_out));Endmodule8位全减器module Bit8_suber(X,Y,Sub_in,Diff,Sub_out);input[7:0] X,Y;input Sub_in;output[7:0] Diff;output Sub_out;wire[7:0] Diff;wire Sub_out;wire[6:0] sub_out;F_suber U1(.x(X[0]),.y(Y[0]),.sub_in(Sub_in),.diffr(Diff[0]),.sub_out(sub_out[0]));F_suber U2(.x(X[1]),.y(Y[1]),.sub_in(sub_out[0]),.diffr(Diff[1]),.sub_out(sub_out[1])); F_suber U3(.x(X[2]),.y(Y[2]),.sub_in(sub_out[1]),.diffr(Diff[2]),.sub_out(sub_out[2])); F_suber U4(.x(X[3]),.y(Y[3]),.sub_in(sub_out[2]),.diffr(Diff[3]),.sub_out(sub_out[3])); F_suber U5(.x(X[4]),.y(Y[4]),.sub_in(sub_out[3]),.diffr(Diff[4]),.sub_out(sub_out[4])); F_suber U6(.x(X[5]),.y(Y[5]),.sub_in(sub_out[4]),.diffr(Diff[5]),.sub_out(sub_out[5])); F_suber U7(.x(X[6]),.y(Y[6]),.sub_in(sub_out[5]),.diffr(Diff[6]),.sub_out(sub_out[6])); F_suber U8(.x(X[7]),.y(Y[7]),.sub_in(sub_out[6]),.diffr(Diff[7]),.sub_out(Sub_out)); Endmodule作业3-13Amodule DFF_A(D,EN,CLK,RST,Q,Q1);input D,EN,CLK,RST;output Q,Q1;reg Q;wire Q1;wire D_temp;assign D_temp = D && EN;assign Q1 = (~D_temp)||RST;always @(negedge RST or posedge CLK)beginif(!RST)Q <= 1'b0;elseif(EN)Q <= D;elseQ <= Q;endmoduleBmodule DFF_B (A,B,C,D,Y);input A,B,C,D;output Y;reg Y;wire temp1,temp2,temp3;assign temp1 = A || B;assign temp2 = C && D;assign temp3 = temp1 ^ temp2; always @(A,temp1,temp3)beginif(temp1)Y = temp3;elseY = A;endendmoduleCmodule DFF_C(RST,D,CLK,Q,DOUT); input RST,D,CLK;output Q,DOUT;reg Q,DOUT;reg D_temp1;wire D_temp2;assign D_temp2 = D ^ D_temp1; always @(RST,D)beginif(RST)D_temp1 = 1'b0;elseD_temp1 = D;endalways @(posedge CLK)beginQ <= D_temp1;DOUT <= D_temp2;endmoduleDmodule DFF_D(SET,D,CLK,EN,RESET,Q);input SET,D,CLK,EN,RESET;output Q;reg Q;wire SET_temp;assign SET_temp = (~RESET) && SET;always @(posedge CLK or posedge RESET or posedge SET_temp) beginif(RESET)Q <= 1'b0;elseif(SET_temp)Q <= 1'b1;elseif(EN)Q <= D;elseQ <= Q;endendmodule8-2.用Mealy机类型，写出控制ADC0809采样的状态机。
EDA实用技术课后习题解答及课程意见
习题5-8设计一个7人表决电路，参加的表决的7人，同意为1，不同意为0，同意者过半则表决通过，绿指示灯亮；表决不通过则红指示灯亮。
图1 .bdf条件图2 RTL综合图实验5-4（3）完成半加器和全加器的设计Full_adder的VHDL语言：LIBRARY ieee;USE ieee.std_logic_1164.all;LIBRARY work;ENTITY f_adder ISPORT(cin : IN STD_LOGIC;bin : IN STD_LOGIC;ain : IN STD_LOGIC;count : OUT STD_LOGIC;sum : OUT STD_LOGIC);END f_adder;ARCHITECTURE bdf_type OF f_adder IS COMPONENT or2aPORT(a : IN STD_LOGIC;b : IN STD_LOGIC;c : OUT STD_LOGIC);END COMPONENT;COMPONENT h_adderPORT(a : IN STD_LOGIC;b : IN STD_LOGIC;co : OUT STD_LOGIC;so : OUT STD_LOGIC);END COMPONENT;SIGNAL SYNTHESIZED_WIRE_0 : STD_LOGIC; SIGNAL SYNTHESIZED_WIRE_1 : STD_LOGIC; SIGNAL SYNTHESIZED_WIRE_2 : STD_LOGIC; BEGINb2v_inst : or2aPORT MAP(a => SYNTHESIZED_WIRE_0,b => SYNTHESIZED_WIRE_1,c => count);b2v_inst1 : h_adderPORT MAP(a => ain,b => bin,co => SYNTHESIZED_WIRE_0,so => SYNTHESIZED_WIRE_2);b2v_inst2 : h_adderPORT MAP(a => SYNTHESIZED_WIRE_2,b => cin,co => SYNTHESIZED_WIRE_1,so => sum);END bdf_type;f_adder适配图f_adde r原理输入图f_adder时序仿真图h_adder的VHDL语言：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY H_ADDER ISPORT(a,b :IN STD_LOGIC;co, so:OUT STD_LOGIC);END ENTITY H_ADDER;ARCHITECTURE FH1 OF H_ADDER ISBEGINso <=NOT(a XOR (NOT B));co <=a AND b;END ARCHITECTURE FH1;RTL综合图习题6-8判断下面三个程序中是否有错误，若有则指出错误所在，并给出完整程序程序1:Signal A, EN : std_logic;Process(A, EN)Variable B:std_logic;Beginif EN = l then B<=A; end if; --将“B<=A”改成“B:=A”end process;程序2:Architecture one of sample isvariable a，b，c:integer;beginc<=a+b; --将“c<=a+b”改成“c:=a+b”end;完整程序：library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity mux21 isport(clk:in integer range 10 downto 0;d:out integer range 20 downto 0);end mux21;architecture one of mux21 isbeginprocess (clk)variable a,b:integer range 10 downto 0 ;variable c :integer range 20 downto 0 ;beginif clk = 1 thena:=10;b:=5;c:=a+b;d<=c;else c:=a-b;d<=c;end if;end process;end architecture one;RTL综合图仿真图程序3:library ieee;use ieee.std_logic_1164.all;entity mux21 isport(a,b:in std_logic; sel:in std_logic;c:out std_logic;); --将“;)”改成“)” end sam2; --将“sam2”改成“entity mux21” architecture one of mux2l isbegin --增加“process(a,b,sel) begin” if sel= '0' then c:=a; else c:=b; end if; --应改成“if sel= '0' then c<=a;else c<=b; end if;”--增加“end process;”end two; --将“two”改成“architecture one”完整程序：library ieee;use ieee.std_logic_1164.all;entity mux21 isport (a,b:in std_logic;sel:in std_logic;c :out std_logic);end entity mux21;architecture one of mux21 isbeginprocess(a,b,sel)beginif sel= '0' then c<=a; else c<=b; end if;end process;end architecture one;RTL综合图仿真图实验6-4 32位并进/并出移位寄存器设计仅用例6-8一个8位移位寄存器，再增加一些电路，如4个8位锁存器等，设计成为一个能为32位二进制数进行不同方式移位的移位寄存器。
EDA技术课后参考答案(陈炳权_曾庆立)之欧阳歌谷创编
答案由个人做出，可能有不全或错误之处，欢迎大家批评指正。
欧阳歌谷（2021.02.01）第一章1.EDA的英文全称及其中文含义是什么？答：EDA是Electronic Design Automation，其中文含义是“电子设计自动化”。
2.什么叫EDA技术？简述EDA技术的发展历程。
答：EDA技术有狭义和广义之分，狭义EDA技术就是以大规模可编程逻辑器件为设计载体，以硬件描述语言为系统逻辑描述的主要表达方式，以计算机、大规模可编程逻辑器件的开发软件及实验开发系统为设计工具，通过有关的开发软件，自动完成用软件的方式设计的电子系统到硬件系统的逻辑编译、逻辑化简、逻辑分割、逻辑综合及优化、逻辑布局布线、逻辑仿真，直至完成对于特定目标芯片的适配编译、逻辑映射、编程下载等工作，最终形成集成电子系统或专用集成芯片的一门新技术，或称为IES/ASIC自动设计技术。
3.简述用EDA技术设计电路的设计流程。
答EDA设计流程包括：设计准备、设计输入、设计处理、设计校验、器件编程、器件测试和设计验证。
4.什么叫”综合”和”网表文件”?答:(A)在电子设计领域中综合的概念可以表示为：将用行为和功能层次表达的电子系统转换为低层次的便于具体实现的模块组合装配的过程。
(1)从自然语言转换到VHDL 语言算法表示，即自然语言综合。
(2)从算法表示转换到寄存器传输级(RegisterTransport Level，RTL)，即从行为域到结构域的综合，即行为综合。
(3)从RTL 级表示转换到逻辑门(包括触发器)的表示，即逻辑综合。
(4)从逻辑门表示转换到版图表示(ASIC 设计)，或转换到 FPGA 的配置网表文件，可称为版图综合或结构综合。
综合在电子设计自动化中处于核心地位。
(B)文件是描述电路的连接关系的文件，一般以文本文件的形式存在。
英文为 netlist file格式有cdl, spice, aucdl...等5.从使用的角度来讲，EDA技术主要包括几个方面的内容？这几个方面在整个电子系统的设计中分别起什么作用?答: EDA技术的学习主要应掌握4个方面的内容：①大规模可编程逻辑器件；②硬件描述语言；③软件开发工具；④实验开发系统。
EDA技术实用教程习题答案潘松_黄继业
章二第
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EDA技术习题集及答案
第一章 EDA概述一、填空题1．2000年推出的Pentium 4微处理器芯片的集成度达——万只晶体管。
2．一般把EDA技术的发展分为——、——和——三个阶段。
3．在EDA发展的——阶段，人们只能借助计算机对电路进行模拟、预测，以及辅助进行集成电路版图编辑、印刷电路板(PcB)布局布线等工作。
4．在EDA发展的——阶段，人们可以将计算机作为单点设计工具，并建立各种单元库，开始用计算机将许多单点工具集成在一起使用。
5．EDA设计流程包括——、——、——和——四个步骤。
6．EDA的设计验证包括——、——和——三个过程。
7．EDA的设计输入主要包括——、——和———。
8．文本输入是指采用——进行电路设计的方式。
9．功能仿真是在设计输入完成之后，选择具体器件进行编译之前进行的逻辑功能验证，因此又称为——。
10．时序仿真是在选择了具体器件并完成布局、布线之后进行的时序关系仿真，因此又称为——或——。
11．当前最流行的并成为1EEE标准的硬件描述语言包括————和——。
12．采用PLD进行的数字系统设计，是基于芯片的设计或称之为——的设计。
13．硬件描述语言HDL给PLD和数字系统的设计带来了更新的设计方法和理念，产生了目前最常用的并称之为——的设计法。
14．EDA工具大致可以分为——、——、———、———和——等五个模块。
15．将硬件描述语吉转化为硬件电路的重要工具软件称为——————。
二、单项选择题1．将设计的系统或电路按照EDA开发软件要求的某种形式表示出来，并送入计算机的过程称为( )。
①设计输入②设计输出③仿真④综合2．一般把EDA技术的发展分为( )几个阶段。
①2 ②3 ③4 ④53．AHDL属于( )描述语言。
①普通硬件②行为③高级④低级4．vHDL属于( )描述语言。
①普通硬件②行为③高级④低级5．包括设计编译和检查、逻辑优化和综合、适配和分割、布局和布线，生成编程数据文件等操作的过程称为( )。
EDA课后习题答案
定义为Net型的变量常被综合为硬件电路中的物理连接，其特点是输出的值 紧跟输入值的变化而变化，因此常被用来表示以assign关键词引导的组合电路描 述。
形成结构，即用SRAM来构成逻辑函数发生器。一个N输入LUT可以实现N个
输1-入8 变就量逻的辑任宏何单逻元辑而功言能，，G如ALN中输的入O“LM与C”、、CNP输LD入中“的异LC或、”F等PG。A中的LUT和
LE的含义和结构特点是什么？它们都有何异同点？
答：输出逻辑宏单元（Output Logic Macro Cell，OLMC），此结构使得
综合器就是能够将一种设计表述形式自动向另一种设计表述形式转换的 计算机程序，或协助进行手工转换的程序。它可以将高层次的表述转化为低 层次的表述，可以将行为域转化为结构域，可以将高一级抽象的电路描述 （如算法级）转化为低一级的电路描述（如门级），并可以用某种特定的 “技术”（如CMOS）实现。
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1-10 标志FPGA/CPLD逻辑资源的逻辑宏单元包含哪些结构？ 答： CPLD( MAX7000S)系列中的 逻辑宏单元由3个功能块组成：逻辑阵列、 乘积项选择矩阵和可编程寄存器，它们可以被单独地配置为时序逻辑和组合逻 辑工作方式。其中逻辑阵列实现组合逻辑，可以给每个逻辑宏单元提供5个乘 积项。“乘积项选择矩阵”分配这些乘积项作为到“或门”和“异或门”的主 要逻辑输入，以实现组合逻辑函数；或者把这些乘积项作为宏单元中寄存器的 辅助输入：清零（Clear）、置位（Preset）、时钟（Clock）和时钟使能控制 （Clock Enable）。 FPGA(Cyclone III)器件的可编程资源主要来自逻辑阵列块LAB，而每个LAB都 由多个逻辑宏单元（Logic Element，LE）构成。LE是Cyclone III FPGA器件 的最基本的可编程单元，LE主要由一个4输入的查找表LUT、进位链逻辑、寄 存器链逻辑和一个可编程的寄存器构成。
EDA技术实用教程课后答案
S0、S1、S2、S3。
当且3-4给出1)首先设计xin3-3 给出一个4选1多路选择器的 VHDL 描述。
选通控制端有四个输入:仅当 S0=0 时:丫=A ; S 仁0 时:丫=B ; S2=0 时:丫=C ; S3=0 时:Y=D 。
--解：4选1多路选择器 VHDL 程序设计。
LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL; ENTITY mux41a ISPORT( A,B,C,D : IN STD_LOGIC;S0,S1,S2,S3 : IN STD_LOGIC;Y : OUT STD_LOGIC);END ENTITY mux41a;ARCHITECTURE one OF mux41a ISSIGNAL S0_3 : STD_LOGIC_VECTOR(3 DOWNTO 0); BEGINS0_3<=S0&S1&S2&S3; y<=A WHEN S0_3="0111" ELSEB WHEN S0_3="1011" ELSEC WHEN S0_3="1101" ELSED WHEN S0_3="1110" ELSE 'Z';END ARCHITECTURE one;1位全减器的VHDL 描述；最终实现8位全减器。
要求：1位半减器，然后用例化语句将它们连接起来，图4-20中h suber 是半减器，diff 是输出差a -(diff=x-y),s_out 是借位输出(s_out=1,x<y),sub_in 是借位输入f_ ou t c—图3-19 1位全加器--解(1.1):实现 1 位半减器 h_suber(diff=x-y ； s_out=1,x<y) LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL; ENTITY h_suber IS PORT(x,y: IN STD_LOGIC;diff,s_out: OUT STD_LOGIC);END ENTITY h_suber;ARCHITECTURE hs1 OF h_suber IS BEGINDiff <= x XOR (NOT y);yiny suO(2)以1位全减器为基本硬件是 x-y-sun_in=difft)。
第13章.编程语言接口
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13.4.1 存取子程序 — 存取子程序例 存取子程序— 存取子程序例1
例1：获取模块端口列表 ： 写一个用户自定义系统任务$get_ports，用于寻找模块中的所有input， output和inout端口的完整层次名称，并且计算input，output和inout端口的 数目。这个用户自定义系统任务在Verilog中以$get_ports (“<hierarchical _ module_name>”)的形式调用。文件get_ports.c中描述了实现任务 $get_ports $get_ports的用户自定义C子程序get_ports，如下例。 C get_ports
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13.2.2 PLI任务的调用 任务的调用
一旦用户自定义任务被连接到Verilog仿真器中，它就能像任何其他Verilog 系统任务那样，通过关键字$hello_verilog来调用。文件hello.v中定义了一 个名为hello_top的Verilog模块，该模块调用了用户自定义任务 $hello_verilog，如下所示：
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13.1 PLI的使用 的使用
由于PLI允许用户自己定义实用工具来存取（读、写或修改）表示设计的内部数据结 构，因此它具有强大的能力，可以对Verilog语言的功能进行扩展。PLI具有很多种 用途，如下所示： 1. PLI可用于定义其他系统任务和函数。典型的例子有监控任务、激励任务、调试 任务和复杂操作等，这些任务和操作难以用标准的Verilog结构实现。 2. 一些应用软件，比如翻译器和延迟计算工具，可以用PLI编写。 3. PLI可用于提取设计信息，比如层次、互连、扇出及特定类型逻辑元件的数目等。 4. PLI可用于编写专用或自定义的输出显示子程序。波形观察器可用它生成波形、 逻辑互连、源代码浏览器和层次信息。 5. 为仿真提供激励的子程序也可以用PLI编写。激励可以自动生成或者从其他形式 的激励转换而来。 6. 普通的基于Verilog的应用软件可以用PLI子程序编写。这种软件可以与任何 Verilog仿真器一起工作，因为PLI接口提供了统一的存取方式。
《EDA技术及应用》课后题解
单元一EDA技术概述1.什么是EDA技术？EDA技术的基本特征是什么？答：EDA（Electronic Design Automation，电子设计自动化）技术是电子设计工程师在计算机上完成电路的功能设计、逻辑设计、性能分析、时序测试直至PCB（印制电路板）的自动设计等。
EDA技术的基本特征是采用高级语言描述，具有系统级仿真和综合能力。
2.可编程逻辑器件有什么特点？有哪些可编程资源？答：可编程逻辑器件的主要特点1.缩短研制周期2.降低设计成本3.提高设计灵活性3.写出Altera器件中的下列英文缩写的中文含义。
LE LAB PIA EAB答：LE：逻辑单元LAB：逻辑阵列块PIA：可编程连线阵列EAB：嵌入式阵列块4.简述可编程逻辑器件的发展趋势。
答：可编程逻辑器件未来的发展将呈现以下几个方面的趋势：1）向高密度、大规模的方向发展2）向系统内可重构的方向发展3）向低电压、低功耗的方向发展4）向高速可预测延时器件的方向发展5）向混合可编程技术方向发展单元二可编程逻辑器件的设计与开发1.简述可编程逻辑器件的一般设计过程。
答：CPLD/FPGA器件的设计流程一般分为设计输入、设计实现、设计校验和编程下载4个步骤。
2.试比较可编程逻辑器件设计的常用输入方式。
答：1）原理图输入原理图是图形化的表达方式，它是利用软件中所提供的元件符号和连线来描述设计。
其特点是比较直观，便于进行接口设计和引脚锁定，容易实现仿真，便于信号的观察和电路的调整，系统运行速率较高，但当描述复杂电路时则比较烦琐。
2）硬件描述语言输入硬件描述语言输入是采用文本方式描述设计，这种方式的描述范围较宽，从简单的门电路到复杂的数字系统均可描述。
特别是在描述复杂设计时，非常简洁。
但这种描述方式不适合描述接口和连接关系，并且该输入方式必须依赖综合器，只有好的综合器才能把语言综合成优化的电路。
3.列举常用的EDA工具软件，并比较各有什么特点。
答：1）Synplify该软件是由Synplicity公司专为FPGA和CPLD开发设计的逻辑综合工具。
《EDA技术实用教程(第五版)》课后习题答案(第1_10章)
《EDA技术实用教程(第五版)》课后习题及答案1 习题1-1EDA技术与ASIC设计和FPGA开发有什么关系？FPGA在ASIC设计中有什么用途？P3~4EDA技术与ASIC设计和FPGA开发有什么关系？答：利用EDA 技术进行电子系统设计的最后目标是完成专用集成电路ASIC的设计和实现；FPGA和CPLD是实现这一途径的主流器件。
FPGA和CPLD的应用是EDA技术有机融合软硬件电子设计技术、SoC（片上系统）和ASIC设计，以及对自动设计与自动实现最典型的诠释。
FPGA在ASIC设计中有什么用途？答：FPGA和CPLD通常也被称为可编程专用IC，或可编程ASIC。
FPGA实现ASIC设计的现场可编程器件。
1-2 与软件描述语言相比，VHDL有什么特点? P4~6答：编译器将软件程序翻译成基于某种特定CPU的机器代码，这种代码仅限于这种CPU而不能移植，并且机器代码不代表硬件结构，更不能改变CPU的硬件结构，只能被动地为其特定的硬件电路结构所利用。
综合器将VHDL程序转化的目标是底层的电路结构网表文件，这种满足VHDL设计程序功能描述的电路结构，不依赖于任何特定硬件环境；具有相对独立性。
综合器在将VHDL(硬件描述语言)表达的电路功能转化成具体的电路结构网表过程中，具有明显的能动性和创造性，它不是机械的一一对应式的“翻译”，而是根据设计库、工艺库以及预先设置的各类约束条件，选择最优的方式完成电路结构的设计。
l-3什么是综合?有哪些类型?综合在电子设计自动化中的地位是什么?P6什么是综合? 答：在电子设计领域中综合的概念可以表示为：将用行为和功能层次表达的电子系统转换为低层次的便于具体实现的模块组合装配的过程。
有哪些类型?答：(1)从自然语言转换到VHDL语言算法表示，即自然语言综合。
(2)从算法表示转换到寄存器传输级(RegisterTransport Level，RTL)，即从行为域到结构域的综合，即行为综合。
EDA技术实用教程第五版第13章习题答案
13-1进程有哪几种主要类型？不完全组合进程是由什么原因引起的？有什么特点？如何避免？ 解：两种： （1） begin顺序语句 end process （2） beginwait 语句； 顺序语句 end process两个的主要不同就在于敏感信号的不同13-2比较CASE 语句与WITH_SELECT 语句，叙述它们的异同点。
并用WITH_SELECT_WHEN 语句描述4个16位至1个16位输出的4选1多路选择器。
答：①相同点：CASE 语句中各子句的条件不能有重叠，必须包容所有的条件；WITH_SECLECT 语句也不允许选择值有重叠现象，也不允许选择值涵盖不全的情况。
另外，两者对子句各选择值的测试都具有同步性，都依赖于敏感信号的变化。
不同点：CASE 语句只能在进程中使用，至少包含一个条件语句，可以有多个赋值目标；WITH_SECLECT 语句根据满足的条件，对信号进行赋值，其赋值目标只有一个，且必须是信号。
②LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL; ENTITY mux ISPORT( dina : IN STD_LOGIC_VECTOR(0 to 15); dinb : IN STD_LOGIC_VECTOR(0 to 15); dinc : IN STD_LOGIC_VECTOR(0 to 15); dind : IN STD_LOGIC_VECTOR(0 to 15);sel: IN STD_LOGIC_VECTOR(0 to 1); dout : OUT STD_LOGIC_VECTOR(0 to 15)); END mux;ARCHITECTURE rtl OF mux IS BEGINwith sel selectdout<=dina WHEN "00", dinb WHEN "01", dinc WHEN "10",dind WHEN "11","ZZZZZZZZZZZZZZZZ" when others; END rtl;13-3 为什么说一条并行赋值语句可以等效为一个进程？如果是这样的话，该语句咋么实现敏感信号的检测？解：因为信号赋值语句的共同点是赋值目标必须都是信号，所有赋值语句与其它并行语句一样，在结构体内的执行是同时发生的，与它们的书写顺序没有关系，所以每一信号赋值语句都相当于一条缩写的进程语句。
EDA技术与应用课后习题答案
EDA技术与应用课后习题答案EDA技术与应用课后习题答案对有关问题所作的解答的结果；对提出的问题所做的解答，练习的答案。
以下是店铺为大家整理的EDA技术与应用课后习题答案，仅供参考，希望能够帮助大家。
第一章1-1 EDA技术与ASIC设计和FPGA开发有什么关系? P3~4答：利用EDA技术进行电子系统设计的最后目标是完成专用集成电路ASIC的设计和实现;FPGA和CPLD是实现这一途径的主流器件。
FPGA和CPLD通常也被称为可编程专用IC，或可编程ASIC。
FPGA 和CPLD的应用是EDA技术有机融合软硬件电子设计技术、SoC(片上系统)和ASIC设计，以及对自动设计与自动实现最典型的诠释。
1-2与软件描述语言相比，VHDL有什么特点? P6答：编译器将软件程序翻译成基于某种特定CPU的机器代码，这种代码仅限于这种CPU而不能移植，并且机器代码不代表硬件结构，更不能改变CPU的硬件结构，只能被动地为其特定的硬件电路结构所利用。
综合器将VHDL程序转化的目标是底层的电路结构网表文件，这种满足VHDL设计程序功能描述的电路结构，不依赖于任何特定硬件环境;具有相对独立性。
综合器在将VHDL(硬件描述语言)表达的电路功能转化成具体的电路结构网表过程中，具有明显的能动性和创造性，它不是机械的一一对应式的“翻译”，而是根据设计库、工艺库以及预先设置的各类约束条件，选择最优的方式完成电路结构的设计。
1-3什么是综合?有哪些类型?综合在电子设计自动化中的地位是什么? P5什么是综合? 答：在电子设计领域中综合的概念可以表示为：将用行为和功能层次表达的电子系统转换为低层次的便于具体实现的模块组合装配的过程。
有哪些类型? 答：(1)从自然语言转换到VHDL语言算法表示，即自然语言综合。
(2)从算法表示转换到寄存器传输级(RegisterTransport Level，RTL)，即从行为域到结构域的综合，即行为综合。
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13-1进程有哪几种主要类型？不完全组合进程是
由什么原因引起的？有什么特点？如何避免？ 解：两种： （1） begin
顺序语句 end process （2） begin
wait 语句； 顺序语句 end process
两个的主要不同就在于敏感信号的不同
13-2比较CASE 语句与WITH_SELECT 语句，叙述它
们的异同点。
并用WITH_SELECT_WHEN 语句描述4个16位至1个16位输出的4选1多路选择器。
答：①相同点：CASE 语句中各子句的条件不能有重叠，必须包容所有的条件；WITH_SECLECT 语句也不允许选择值有重叠现象，也不允许选择值涵盖不全的情况。
另外，两者对子句各选择值的测试都具有同步性，都依赖于敏感信号的变化。
不同点：CASE 语句只能在进程中使用，至少包含一个条件语句，可以有多个赋值目标；WITH_SECLECT 语句根据满足的条件，对信号进行赋值，其赋值目标只有一个，且必须是信号。
②LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL; ENTITY mux IS
PORT( dina : IN STD_LOGIC_VECTOR(0 to 15); dinb : IN STD_LOGIC_VECTOR(0 to 15); dinc : IN STD_LOGIC_VECTOR(0 to 15); dind : IN STD_LOGIC_VECTOR(0 to 15);
sel: IN STD_LOGIC_VECTOR(0 to 1); dout : OUT STD_LOGIC_VECTOR(0 to 15)); END mux;
ARCHITECTURE rtl OF mux IS BEGIN
with sel select
dout<=dina WHEN "00", dinb WHEN "01", dinc WHEN "10",
dind WHEN "11",
"ZZZZZZZZZZZZZZZZ" when others; END rtl;
13-3 为什么说一条并行赋值语句可以等效为一
个进程？如果是这样的话，该语句咋么实现敏感信号的检测？
解：因为信号赋值语句的共同点是赋值目标必须都是信号，所有赋值语句与其它并行语句一样，在结构体内的执行是同时发生的，与它们的书写顺序没有关系，所以每一信号赋值语句都相当于一条缩写的进程语句。
由于这条语句的所有输入信号都被隐性地列入此缩写进程的敏感信号表中，故任何信号的变化都将相关并行语句的赋值操作，这样就实现了敏感信号的检测。
13-4 在STRING,TIME ，REAL,BIT 数据类型中，VHDL
综合器支持哪些类型？
答：VHDL 支持BIT 类型和STRING 类型，其他属于用户定义的数据类型不能综合
13-5 判断下列VHDL 标识符是否合法，如果有误
则指出原因16#0FA#，10#12F#，8#789#，8#356#，2#0101010#，74HC245，\74HC574\，CLR/RESET ，\IN 4/SCLK\， D100%。
答：识符用法规定：（1）只能包含英文字母，数字，下划线（2）标识符的首字符只能是字母。
故： （1）16#0FA#错在首字符是数字，且包含非法字符“#“。
10#12F#、8#789#，8#356#，2#0101010#，74HC245也是犯同一错误。
（2）\74HC574\,CLR/RESET,\IN4/SCLK\,D100%都
是非法,包含非法字符….
13-6 数据类型BIT,INTEGER 和BOOLEAN 分别定义
在那个库中？哪些库和程序包总是可见的？ 答：BIT 定义在IEEE 库中，INTEGER 和BOOLEAN 定义在STD 库中，除了STD 库和WORK 库外，IEEE 库面向ASIC 的库和用户自定义的库及其中的包集合
13-7 函数与过程的设计与功能有什么区别?
调用上有什么区别?
1.函数的定义由函数首和函数体两部分组成，在进程或结构体中不必定义函数首，而在程序包中必须定义函数首。
过程也由过程首和过程体构成，在进程或结构体中不必定义过程首，而在过程包中必须定义过程首。
2.函数是串行，过程是串行。
3区别：(1)参数表的区别。
函数的参数表是用来定义输出值的，所以不必以显式表示参数的方向；过程的参数表可以对常数、变量和信号三类数据对象目标作出说明，并用关键词IN 、OUT 和INOUT 定
义这些参数的工作模式，即信息的流向。
如果没有指定模式，则默认为IN。
(2)函数参量可以是信号或常数，默认函数参数为常数；过程的参数类型可以是常量或者是变量。
(3)过程可有多个返回值，函数只能有一个。
(4)过程中可以有wait，而函数中不可以。
(5)调用方式：函数调用时将所定义的函数作为语句中的一个因子如如一操作数或赋值句。
过程调用将定义的过程名作为一条语句来执行。
名词解释
1、PLD/FPGA
PLD是可编程逻辑器件的简称，FPGA是现场可编程门阵列的简称，两者的功能基本相同，只是实现原理略有不同，所以我们有时可以忽略这两者的区别，统称为可编程逻辑器件或PLD/FPGA。
2、PROM、PAL和PLA
PROM：与阵列固定，或阵列可编程，一般用作存储器，其输入为存储器的地址，输出为存储器单元的内容。
但输入的数目太大时，器件功耗增加，其局限性大。
PLA：与或阵列均可编程，但是其慢速特性和相对PAL、PROM而高得多的价格妨碍了它被广泛使用。
PAL：或阵列固定，与阵列可编程，其第二代产品GAL具有了可电擦写、可重复编程、可设置加密的功能。
3、VHDL中有哪三种数据对象（客体）？详细说明他们的供功能特点以及使用方法。
主要包括三种数据对象：信号，变量，常数。
其中常数是一个固定的值，常数说明就是对某一常数名赋予一个固定的值，一旦赋值不能改变；常熟赋值一般在程序的开始；其格式为：CONSTANT常数名：数据类型：=表达式；
变量只能在进程语句，块语句，函数语句和过程语句结构中使用，是局部量，其赋值立即生效且赋值时不能产生附加延时。
其格式为：VARIABLE 变量名：数据类型约束条件：=表达式；
信号是电子电路内部硬件连接的抽象可以产生附加延时，数据对象是可以被赋值的对象。
信号定义在实体、构造体、包集合中；其格式为：SIGNAL 信号名：数据类型约束条件：=表达式。