实验5 时序逻辑电路(更新)
数字电子技术基础第五章时序逻辑电路PPT课件
减小功耗
优化电路结构，降低电路的 功耗，减少能源浪费。
提高可靠性
通过优化设计，提高电路的 可靠性和稳定性，降低故障 发生的概率。
提高性能
优化电路结构，提高电路的 响应速度和性能，满足设计 要求。
05 时序逻辑电路的实现技术
基于中小规模集成电路的时序逻辑电路实现技术
概述
中小规模集成电路是将多个晶体管集成在一块芯片上，实现时序逻辑功能。
冒险现象
由于竞争现象的存在，时序逻辑电路 的输出可能会产生短暂的不确定状态， 这种现象称为冒险现象。
04 时序逻辑电路的设计方法
同步时序逻辑电路的设计方法
建立原始状态图
根据设计要求，确定系统的输入和输出变量，并使用状 态图表示系统的状态转换关系。
逻辑方程组
根据状态图和状态编码，列出逻辑方程组，包括状态转 移方程、输出方程和时钟方程。
分类
根据触发器的不同，时序逻辑电 路可分为同步时序电路和异步时 序电路；根据电路结构，可分为 摩尔型和米立型。
时序逻辑电路的功能与特点
功能
实现数据的存储、记忆、计数、分频 等功能。
特点
具有记忆功能、输出状态不仅与当前 输入有关还与之前状态有关、具有时 钟信号控制等。
时序逻辑电路的应用场景
01
02
数字电子技术基础第五章时序逻辑 电路ppt课件
目 录
• 时序逻辑电路概述 • 时序逻辑电路的基本电路的实现技术 • 时序逻辑电路的应用实例
01 时序逻辑电路概述
时序逻辑电路的定义与分类
定义
时序逻辑电路是一种具有记忆功 能的电路，其输出不仅取决于当 前的输入，还与之前的输入状态 有关。
03
数字钟
利用时序逻辑电路实现时 间的计数和显示。
时序逻辑电路应用
实验五时序逻辑电路应用一、实验目的1．了解用触发器组成计数器电路的方法。
2．掌握集成计数器的工作原理和使用方法。
3．掌握任意进制计数器的分析和设计方法。
二、实验原理1．触发器双稳态触发器具有两个互补的输出端Q，Q—，触发器正常工作时，Q与Q—的逻辑电平总是互补，即一个为“0”时另一个一定是“1”。
当触发器工作在非正常状态时，Q和Q—的输出电平有可能相同，使用时必须注意避免出现这种情况。
JK触发器具有两个激励输入端“J”，“K”，其特性方程为：Q n+1 = JQ—n + K—Q n。
在时钟脉冲CP有效触发时，输出可以实现“同步置位”、“同步复位”、“状态不变”、“状态变反”四种功能。
74LS112是下降沿触发有效的集成JK触发器，片上有两个JK触发器，引脚标号以“1”，“2”区别，如图5-1（a）所示。
D触发器只有一个激励输入端“D”，当触发脉冲有效时，D触发器的输出与激励输入相同。
74LS74是上升沿触发有效的双D集成触发器，片上有两个D触发器，引脚排列如图5-1（b）所示。
集成触发器一般具有直接（direct）置位、复位控制端S-d 、R-d，如图5-1中741LS12和74LS74引脚图所示。
当R-d或S-d有效时（为低电平“0”），触发器立即被复位或者置位。
所以，R-d、S-d又称异步复位、置位端。
直接置位、复位功能可以用来预置触发器的初始状态，但在使用时必须注意两者不允许同时有效，而且时钟触发控制必须无效。
（a）（b）（c）图5-12．集成计数器计数器是实现“计数”操作的时序逻辑电路。
计数器的应用十分广泛，除了有计数功能外，还具有定时、分频等功能。
计数器按触发器时钟的连接方式区分，有同步和异步；按计数过程中数字的增减来分，又可分为加法计数器和减法计数器。
由于计数器的应用极其广泛，因此集成电路制造商生产了各种功能的通用集成计数器，用户可以通过不同的连接得到任意进制的计数器。
74LS 290是二-五-十进制异步集成计数器，片内有两个独立的计数器，一个是二进制计数器，CP 0为时钟脉冲输入端，Q 0为输出端；另一个是异步五进制加计数器，CP 1为时钟脉冲输入端，Q 3，Q 2，Q 1为输出端。
实验： 时序逻辑电路实验
实验： 时序逻辑电路实验一、 实验目的（1）学习集成电路计数器74LS90、74LS163的使用方法。
（2）用74LS90构成数字频率计及电子表计时电路。
二、 实验仪器(1) 双线示波器 （2）数字万用表(3) TES-1电子技术学习机三、 实验内容实验13.1 十进制计数器74LS90的使用(一) 用一片74LS90组件按BCD 码接成八进制计数器，其四个输出端接到实验箱上的译码电路的输入端，而在CP A 端送入单脉冲，验证其逻辑功能。
如图13.1所示。
(二) 用两片74LS90按BCD 码接成24进制计数器，计数结果的显示方式同(一)。
(三) 用一片74LS90按5421码接成八进制计数器，其四个输出端分别接到实验箱里的发光二极管上，计数信号仍用手动单脉冲，观察显示结果。
(四) 用两片74LS90按5421码接成24进制计数器，计数结果的显示方式同(三)。
实验13.2 四位同步二进制计数器74LS163的使用(一) 试用一片74LS163按8421码接成八进制计数器，并将计数结果用实验箱上的译码显示电路显示出来，注意将其清零方式与74LS90相比较。
(二) 试利用两片74LS163组件的置入端和进位端，构成24进制计数器。
C B A7D 译码电路Q D Q C Q B CP A Q A单脉冲学习机图13.1 74LS90实验13.3 数字频率计（一）数字频率计原理数字频率计是一个能测出某一变化信号的频率并用数字形式显示测量结果的仪器。
图13.2为数字频 率计的基本框图。
图中，设u x 是经过整形的某一频率的被测脉冲信号，当持续1秒钟的闸门控制信号到来后，与非门（闸门）处于开门状态，u x 得以通过，进入计数器并被累计起来。
1秒钟后，闸门控制信号为0，闸门关闭，于是显示器上显示的数字就是“脉冲数／秒”，这正是u x 的频率数。
（二）实验电路说明1.数字频率计电路原理图如图13.3所示，其中四位十进制计数显示系统在实验箱上已接好，实验者的任务是完成其余部分（称为时序控制部分）的接线。
数字电子技术基础第5章-时序逻辑电路
图5.1.4 同步时序电路与异步时序电路
5.1 时序电路的基本概念
2.米莱电路与摩尔电路
有的时序电路的输出不 仅与存储电路输出的原状态 有关，而且和电路的输入信 号有关。而另一些时序电路 仅与存储电路输出的原状态 有关。前者称为米莱型 （Mealy）电路，后者称为 摩尔型（Moore）电路。
5.1 时序电路的基本概念
（5）根据状态转换表可以绘出状态转换图或时序图。 （6）据上述分析步骤，用文字描述时序电路的逻辑功能。
5.2 基于触发器的时序电路分析
5.2.2 同步时序电路的分析举例
1.摩尔型同步时序电路的分析
例5.2.1试分析图5.2.1所示时序电路的逻辑功能，并说明 电路性质（同步或异步、摩尔或米莱、能否自启动）。
（4）每经过6个时钟脉冲信号的作用，电路状态循环一次。 当计数到101时，F作为输出进位1次。该电路是具有自启动功能 的摩尔型同步6进制计数器。
图5.2.2 例5.2.1状态转换图
图5.2.3 例5.2.1 时序波形图
5.2 基于触发器的时序电路分析
2.米莱型同步时序电路的分析 例5.2.3 图5.2.6电路是由T触发器构成的时序电路，试分析电路功能。
图5.1.1所示框图是时序电 路的基本结构，由组合电路和 存储电路两部分组成。图5.1.1 时序逻辑电路结构从图的整体 上看，组合电路部分的功能是 进行逻辑运算和算术运算，存 储电路部分是由触发器或锁存 器“组”构成，起到记忆运算 功能。
图5.1.1 时序逻辑电路
5.1 时序电路的基本概念
5.1.2 状态转换表与状态转换图
（2）根据输出方程可以确定是摩尔型电路，还是米莱型 电路。
（3）将每个触发器的激励方程代入对应触发器的特征方 程，求出各触发器的状态方程，状态方程反映各触发器输出 的现态与次态的逻辑关系。
实验五 时序逻辑电路的设计实验
2 彩灯循环电路
（1）用仿真软件Max plus Ⅱ仿真； （2）用ISP可编程器件实现彩灯电路； （3）记录实验结果。
3 其他选作设计电路步骤自拟
三、参考设计电路
1. 计数器（级连法）
24＝4X6
24=6X4
2.计数器（反馈归零法） 2.计数器（反馈归零法）
个位
十位
3.彩灯循环电路 3.彩灯循环电路
四、实验步骤 1 计数器实验
（1）用仿真软件Multisim 2001或MaxplusⅡ 仿真； （2）用MSI器件连接并调试； （3）记录实验结果。
实验五 时序逻辑电路的设计实验
一、实验目的
1 2 进一步强化EDA仿真软件的使用； 掌握利用MSI、可编程器件设计时序逻辑电路
的特点、方法； 3 4 掌握时序逻辑电路的调试方法； 进一步提高排除数字电路故障的能力。
n
二、实验内容 1.必做内容
（1）利用MSI设计n(n= { 制计数器；
学号+40 学号 学号 ≤20 学号 >20
})进
（2）设计彩灯循环电路，实验参考用器件：74LS160, 74LS161, 74LS00, 74LS20
2.选做内容
当主持人宣布开始时， （1）设计四路抢答器，当主持人宣布开始时，一 ） 旦有一个参赛者最先按下按钮， 旦有一个参赛者最先按下按钮，则此参赛者对应 的指示灯亮， 的指示灯亮，而其余三个参赛者的按钮将不起作 用，信号也不再被输出，直到主持人宣布下一轮 信号也不再被输出， 抢答开始为止，方法不限。 抢答开始为止，方法不限。 （2）设计一个能产生 ）设计一个能产生11000序列的移位型序列信 序列的 方法不限。 号发生器，方法不限。 （3）设计一个八位顺序脉冲发生器，方法不限。 ） 方法不限。
数字电子技术第五章 时序逻辑电路ppt课件
2. 集成同步二进制计数器
常用的集成同步二进制加计数器有74LS161、 74LS163等。74LS161的实物图、引脚排列和逻辑 符号如图5.4所示。
ቤተ መጻሕፍቲ ባይዱ
（a） 实物图
（b） 引脚排列
（c） 逻辑符号
图5.4 集成同步二进制计数器74LS161
74、L1S01脚61C的T1T6是个计引数脚器中的：工1脚作状为态异控步制清端C R零；端，9脚 是置数控制端，L D7脚CTP
（a） 实物图
（b〕引脚排列
（c） 逻辑符号
图5.7 集成同步十进制可逆计数器74LS192
74LS192的功能表如表5.7所示。
表5.7
74LS192的功能表
输入
输出
CR L D
C PU C PD D 3 D 2
D1 D 0
Q3
Q2
Q1
Q0
1 ××××××× 0 0 0 0
0
0
××
d3
d2
d1
d0
1
出
说明
清零 置9 二进制计数
五进制计数
8421码十进制 计数
5421码十进制 计数
由表5.6可知，74LS90具有如下功能。
① 2脚R0A、3脚R0B接高电平“1〞时，计数器被清零，高电 平电压最小值为2V。正常使用时，两个引脚中至少有1个 应接低电平“0”，低电平电压最大值为0.8V。
② 6脚S9A、7脚S9B接高电平“1〞时，计数器置数为9。正常 计数时，两个引脚中至少有1个应接低电平“0”。
d3
d2
d1
d0
0 1 1 1 ××××
保持
0 1 ↑ 1 ××××
加计数
实验 时序逻辑电路实验
实验时序逻辑电路实验一、实验目的和要求1．掌握双J-K触发器组成的时钟变换电路的电路结构与计算机仿真设计方法。
2．掌握四锁存D型触发器组成的智力竞赛抢答器电路的电路结构与计算机仿真设计方法。
二、实践内容或原理1．双J-K触发器组成的时钟变换电路该电路主要用于单一双时钟脉冲的转换，可作为双时钟可逆计数器的脉冲源。
图1.1所示电路是由双J-K触发器CC4027和四2输入端与非门CC4011构成的时钟变换电路。
将CC4027的J1端（引脚6）接至1Q端（引脚2），K1端（引脚5）接至Q1端（引脚1），CP1端（引脚3）接与非门U2A和门U2C的输入端。
假设Q1端初始状态为低电平“0”状态，当图1.1 时钟变换电路CP1脉冲上升沿到达后，Q1端变为高电平“1”状态，1Q端为低电平“0”状态。
CP1脉冲和Q1端输出经门U2A与非后送入反相器门U2B，输出一个与CP 脉冲同步的脉冲。
当第二个CP上升沿到达后，Q1变为低电平“0”状态，1Q变为高电平“1”状态。
CP和1Q端输出经门U2C与非后送入反相器门U2D，输出一个与CP脉冲同步的脉冲。
应当指出：经转换的双时钟脉冲，其频率为CP的二分之一，QA与QB相差180°波形如图2所示。
为了避免输出端出现竞争冒险，将时钟经两级与非门延迟后再加到与非门U2A和U2C的输入端。
图1.2 QA、QB输出波形图2．四锁存D型触发器组成的智力竞赛抢答器智力竞赛抢答电路如图2.1所示，该电路能鉴别出4个数据中的第1个到来者，而对随之而后到来的其它数据信号不再传输和作出响应。
至于哪一位数据最先到来，则可从LED指示看出。
该电路主要用于智力竞赛抢答器中。
图2.1所示电路是由四锁存D型触发器4042BD，双4输入端与非门4012BD、四2输入端或非门4001BD和六同相缓冲/变换器4010BC1构成的智力竞赛抢答器。
电路工作时，BD4042的极性端EO（POL）处于高电平“1”，E1（CP）端电平由0Q～3Q和复位开关产生的信号决定。
时序逻辑实验报告
一、实验目的1. 理解时序逻辑电路的基本概念和工作原理。
2. 掌握时序逻辑电路的设计方法和测试方法。
3. 熟悉常用中规模集成计数器和寄存器的逻辑功能和使用方法。
二、实验原理时序逻辑电路是指其输出不仅取决于当前输入信号，还取决于电路的过去状态。
本实验主要涉及计数器和寄存器两种时序逻辑电路。
计数器：计数器是一种能够对输入脉冲进行计数的时序逻辑电路。
常见的计数器有二进制计数器、十进制计数器和可编程计数器等。
寄存器：寄存器是一种用于存储二进制信息的时序逻辑电路。
常见的寄存器有D型寄存器、移位寄存器和计数寄存器等。
三、实验设备1. 数字电子技术实验箱2. 示波器3. 信号源4. 集成芯片：74LS163、74LS00、74LS20等四、实验内容1. 计数器设计（1）设计一个4位二进制加法计数器，实现0-15的循环计数。
（2）设计一个10进制计数器，实现0-9的循环计数。
2. 寄存器设计（1）设计一个D型寄存器，实现数据的存储和读取。
（2）设计一个移位寄存器，实现数据的右移和左移。
3. 时序逻辑电路测试（1）测试计数器的计数功能。
（2）测试寄存器的存储和读取功能。
五、实验步骤1. 计数器设计（1）根据计数器的功能要求，设计电路图。
（2）根据电路图，选择合适的集成芯片。
（3）搭建实验电路。
（4）测试计数器的计数功能。
2. 寄存器设计（1）根据寄存器的功能要求，设计电路图。
（2）根据电路图，选择合适的集成芯片。
（3）搭建实验电路。
（4）测试寄存器的存储和读取功能。
3. 时序逻辑电路测试（1）测试计数器的计数功能。
（2）测试寄存器的存储和读取功能。
六、实验结果与分析1. 计数器设计（1）4位二进制加法计数器能够实现0-15的循环计数。
（2）10进制计数器能够实现0-9的循环计数。
2. 寄存器设计（1）D型寄存器能够实现数据的存储和读取。
（2）移位寄存器能够实现数据的右移和左移。
3. 时序逻辑电路测试（1）计数器的计数功能正常。
时序逻辑电路的设计与测试实验报告
时序逻辑电路的设计与测试实验报告一、实验目的本实验旨在让学生掌握时序逻辑电路的设计与测试方法，了解时序逻辑电路的基本原理和特点，以及掌握时序逻辑电路的设计流程和测试方法。
二、实验原理1. 时序逻辑电路的基本原理时序逻辑电路是指由组合逻辑电路和存储器件组成的电路，具有记忆功能。
它能够根据输入信号的状态和过去的状态来决定输出信号的状态。
时序逻辑电路包括触发器、计数器、移位寄存器等。
2. 时序逻辑电路的特点（1）具有记忆功能，能够存储过去状态；（2）输出信号不仅与输入信号相关，还与过去状态相关；（3）具有延迟特性，输出信号需要一定时间才能稳定下来。
3. 时序逻辑电路的设计流程（1）确定功能要求；（2）选择合适的存储器件和触发器；（3）设计组合逻辑部分；（4）设计时钟控制部分；（5）综合验证。
4. 时序逻辑电路测试方法常用测试方法包括仿真测试和实际硬件测试。
仿真测试可以通过软件工具进行，实际硬件测试需要使用实验设备进行。
三、实验内容本次实验的内容为设计一个简单的计数器电路，该电路能够对输入信号进行计数，并将结果输出到LED灯上。
四、实验步骤1. 确定功能要求本次实验要求设计一个4位二进制计数器，能够对输入信号进行计数，并将结果输出到LED灯上。
2. 选择合适的存储器件和触发器本次实验选择D触发器作为存储器件，因为它具有较高的稳定性和可靠性。
同时，还需要选择合适的时钟控制电路，以确保计数器能够正常工作。
3. 设计组合逻辑部分组合逻辑部分主要包括加法器和译码器。
加法器用于将当前计数值加1，译码器则用于将二进制码转换成LED灯能够显示的十进制码。
4. 设计时钟控制部分时钟控制部分主要包括时钟发生电路和时序控制电路。
时钟发生电路用于产生稳定的时钟信号，时序控制电路则用于控制D触发器的输入端和输出端。
5. 综合验证综合验证包括仿真测试和实际硬件测试。
仿真测试可以通过软件工具进行，实际硬件测试需要使用实验设备进行。
实验五、时序逻辑电路仿真实验
实验五、时序逻辑电路仿真实验
实验目的：
1、掌握常用触发器的逻辑功能和时序特性。
2、掌握利用Multisim仿真软件进行时序逻辑电路仿真分析的一般方法。
3、掌握计数器的工作原理，掌握中规模集成计数器的逻辑功能及应用。
4、掌握计数器的级联方法，并会用中规模集成计数器设计任意进制的计数器。
实验内容：
一、JK触发器逻辑功能仿真实验
1、异步置位(PR)和异步复位(CLR)功能测试
2.5 V
JK触发器测试
2、
2.5 V
二、D触发器逻辑功能仿真实验（选作）
在仿真工作区搭建下图仿真电路, 根据输出端的状态和逻辑分析仪输出的触发器工作波形，分析D触发器逻辑功能。
CP
Q
Q'
三、集成计数器应用设计仿真实验 1、
采用集成同步十进制计数器74LS160，与非门74LS00D ，一个带译码的显示数码管DCD_HEX,分别用反馈清零法和置数法设计设计模为7的计数器，并且接上逻辑分析仪，便于观察时序逻辑。
比较两种电路计数的异同。
2、
采用两片集成同步十进制计数器74LS160级联设计一个24进制的加法计数器。
要求使用串行进位的方式和并行进位的方式两种方法分别设计，输出用带译码的显示数码管DCD_HEX 显示。
3、用二进制同步计数器74LS161两个，逻辑门若干，要求将1KHZ的信号分
别10分频、100分频，并用逻辑分析仪显示原始信号和各分频信号。
（计数器应用扩展训练，选作）
10分频的电路图及其信号图：
100分频的电路图。
实验五时序逻辑电路实验报告
实验五时序逻辑电路实验报告一、实验目的1.了解时序逻辑电路的基本原理和设计方法。
2.掌握时序逻辑电路的设计方法。
3.运用Verilog语言进行时序逻辑电路的设计和仿真。
二、实验原理时序逻辑电路是指在电路中引入记忆元件（如触发器、计数器等），通过电路中的时钟信号和输入信号来控制电路的输出。
时序逻辑电路的输出不仅与当前输入有关，还与之前输入和输出的状态有关，因此对于时序逻辑电路的设计，需要考虑时钟信号的频率、输入信号的变化及当前状态之间的关系。
三、实验内容本次实验通过使用Verilog语言设计和仿真下列时序逻辑电路。
1.设计一个10进制累加器模块，实现对输入信号进行累加并输出，并在仿真中验证结果的正确性。
2.设计一个4位二进制计数器模块，实现对输入时钟信号的计数，并在仿真中验证结果的正确性。
3.设计一个4位带加载/清零控制功能的二进制计数器模块，实现对输入时钟信号的计数，并在仿真中验证结果的正确性。
四、实验步骤1.根据实验原理和要求，利用Verilog语言设计10进制累加器模块。
在设计中需要注意时钟的频率和输入信号的变化。
2.编译并运行仿真程序，验证设计的10进制累加器模块的正确性。
3.在设计时钟频率和输入信号变化的基础上，设计4位二进制计数器模块。
4.编译并运行仿真程序，验证设计的4位二进制计数器模块的正确性。
5.在设计4位二进制计数器模块的基础上，引入加载/清零控制功能，设计一个4位带加载/清零控制功能的二进制计数器模块。
6.编译并运行仿真程序，验证设计的带加载/清零控制功能的二进制计数器模块的正确性。
7.总结实验结果，撰写实验报告。
五、实验结果与分析1.经过验证实验，10进制累加器模块能够正确实现对输入信号的累加并输出正确的结果。
2.经过验证实验，4位二进制计数器模块能够正确实现对输入时钟信号的计数，并输出正确的计数结果。
3.经过验证实验，带加载/清零控制功能的二进制计数器模块能够正确实现对输入时钟信号的计数，并在加载或清零信号的控制下实现加载或清零操作。
实验五--时序逻辑电路实验报告
实验五时序逻辑电路(计数器和寄存器)-实验报告一、实验目的1．掌握同步计数器设计方法与测试方法。
2．掌握常用中规模集成计数器的逻辑功能和使用方法。
二、实验设备设备：THHD-2型数字电子计数实验箱、示波器、信号源器件：74LS163、74LS00、74LS20等。
三、实验原理和实验电路1．计数器计数器不仅可用来计数，也可用于分频、定时和数字运算。
在实际工程应用中，一般很少使用小规模的触发器组成计数器，而是直接选用中规模集成计数器。
2．(1) 四位二进制（十六进制）计数器74LS161（74LS163）74LSl61是同步置数、异步清零的4位二进制加法计数器，其功能表见表5.1。
74LSl63是同步置数、同步清零的4位二进制加法计数器。
除清零为同步外，其他功能与74LSl61相同。
二者的外部引脚图也相同，如图5.1所示。
表5.1 74LSl61（74LS163）的功能表清零预置使能时钟预置数据输入输出工作模式R D LD EP ET CP A B C D Q A Q B Q C Q D0 ××××（）××××0 0 0 0 异步清零1 0 ××D A D B D C D D D A D B D C D D同步置数1 1 0 ××××××保持数据保持1 1 ×0 ×××××保持数据保持1 1 1 1 ××××计数加1计数3．集成计数器的应用——实现任意M进制计数器一般情况任意M进制计数器的结构分为3类，第一类是由触发器构成的简单计数器。
第二类是由集成二进制计数器构成计数器。
第三类是由移位寄存器构成的移位寄存型计数器。
第一类，可利用时序逻辑电路的设计方法步骤进行设计。
实验5 时序逻辑电路(更新)
实验原理-脉冲分配器
设计步骤 ①画出状态转换图： X=1时 QAQBQC 100 → 110 → 010 ↓ ↑ 101 ← 001 ← 011 ②列出状态表： QAQBQC 100 → 101 → 001 ↓ ↑ 110 ← 010 ← 011 X=0时
实验原理-脉冲分配器
X 0 0 0 0 0 0 1 1 1 1 1 1 初态Qn QA 1 1 0 0 0 1 1 1 0 0 0 1 QB 0 0 0 1 1 1 0 1 1 1 0 0 QC 0 1 1 1 0 0 0 0 0 1 1 1 1 0 0 0 1 1 1 0 0 0 1 1 次态Qn+1 QA QB 0 0 1 1 1 0 1 1 1 0 0 0 QC 1 1 1 0 0 0 0 0 1 1 1 0 DA 1 0 0 0 1 1 1 0 0 0 1 1 对D的要求 DB 0 0 1 1 1 0 1 1 1 0 0 0 DC 1 1 1 0 0 0 0 0 1 1 1 0
0001000111111010xq0001111000011110实验原理脉冲分配器0001000111111010实验原理脉冲分配器步进电机的绕组在任何时刻都不应出现三相同时通电或同时断电的情况即要求所设计的计数器能自启动
实验5 时序逻辑电路实验
浙江大学电工电子基础教学中心 白志红
实验器材
数字实验箱，示波器。 计数器：74LS107 两片，74LS11 一片。 脉冲分配器：74LS74 两片，74LS55 三片。 自启动： 74LS11 一片，74LS00 一片。
实验步骤
1. 同步十进制加法计数器的实验步骤
(1) 连接好电路，输出连发光管，用手控脉冲作为计 数脉冲进行调试。 (2) 输出连数码管模块的DCBA，计数脉冲用1Hz信 号，观察显示结果。 (3) 加入1kHz的方波作为计数脉冲，用示波器观察 CP及4个输出端的波形。 (4) 检查电路能否自启动: 先将输出置成无效态，然 后再加入计数脉冲。
时序逻辑电路实验报告
二、时序逻辑电路实验题目1. 试用同步加法计数器74LS161（或74LS160）和二4输入与非门74LS20构成百以内任意进制计数器，并采用LED 数码管显示计数进制。
采用555定时器构成多谐振荡电路，为同步加法计数器提供时钟输入信号。
例如，采用同步加法计数器74LS 161构成60进制加法计数器的参考电路如图2所示。
1Q A Q B Q C Q D CP74LS161P TR COD C B A L D C rQ A Q B Q C Q D CP74LS161P TR COD C B A L D C rCP&设计：（一）设计一个固定进制的加法计数器。
（1）利用555定时器设计一个可以生时钟脉冲的多谐振荡器，使其构成长生脉冲，对同步加法器74LS161输入信号，根据555定时器构成的多谐振荡器的周期可定，由图可的T=T 1+T 2=（R A +R B ）C+ R B C=（R A +2R B ）C ，通过改变电阻R A ，R B 和C 的大小，可以改变脉冲的周期。
所发电阻为2个510k Ω，C=1uF ，则T=（R A +2R B ）C= （2）利用十六进制的加法计数器74LS61组成百以内任意进制计数器，可以用清零法和置数法改变计数器的技术进制，由于译码显示器可以显示….9，所以一片74LS161只可以控制一个显示器，就要将一片74LS161改为十进制，最后再利用级联的74LS161改变数组进制，可以将不同进制的数值用显示姨妈其显示出来，下面以33进制为例进行设计，a.清零法，异步清零信号为=计图如下：U1LM555CMGND 1DIS 7OUT3RST 4VCC8THR 6CON5TRI 2VCC5V R1510kΩR2510kΩC11uFC25nFVCC213U274LS160DQA 14QB 13QC 12QD 11RCO15A3B 4C 5D6ENP 7ENT 10~LOAD 9~CLR 1CLK 2GND8VCC 16U374LS160DQA 14QB 13QC 12QD 11RCO15A 3B 4C 5D6ENP 7ENT10~LOAD9~CLR 1CLK 2GND8VCC 1600U4DCD_HEX_DIG_ORANGE U5DCD_HEX_DIG_ORANGEVCC5VVCC5VVCC600U8B 74S00D 5U6B 74S00D 10U7A 74S20D14111312874VCC 5V15VCC VCC 9上图中两个一码显示，左边是低位显示，右边为高位显示。
5时序逻辑电路
寄存器各输出端状态
CP
QA1QB1QC1QD1QA2QB2QC2 QD2
寄存器工作方式
0 D0 D1 D2 D3 D4 D5 D6 并行输入 ( S1S0=11)
1 0 D0 D1 D2 D3 D4 D5 右移 ( S1S0=01)
1 1 0 D0 D1 D2 D3 D4 右移 ( S1S0=01)
1
11
并行输入
（5-12）
5.2.3 寄存器应用举例
例：数据传送方式变换电路
并
D6 D5
行 D4
输 D3
入
D2 D1
D0
数
据变 传换 送电 方路 式
串行输出
1. 实现方法
(1). 因为有7位并行输入，故需使用两片74LS194；
(2). 用最高位QD2作为它的串行输出端。
（5-13）
2. 具体电路
1 2 3 4 5 6 7 8 9 10
输出 1Q 1D 2D 2Q 3Q 3D 4D 4Q GND
控制
八D寄存器 ：三态输出
低电平
共输出控制
有效
共时钟
（5-6）
5.2.2 移位寄存器
所谓“移位”，就是将寄存器所存各位 数据， 在每个移位脉冲的作用下，向左或向右移动一位。 根据移位方向，常把它分成三种：
并行输入－串行输出 74LS165、74LS166，等。
串行输入－并行输出 74LS164，等。
串行输入－串行输出 74LS91，等。
（5-16）
§5.3 计数器的分析
5.3.1 计数器的功能和分类
1. 计数器的作用
记忆输入脉冲的个数；用于定时、分频、产 生节拍脉冲及进行数字运算等等。
西安石油大学数字逻辑实验五---时序逻辑电路设计(2014)
实验五时序逻辑电路设计
一、实验目的
1．掌握使用中规模集成器件设计任意模值计数器的方法；
2．掌握使用Verilog HDL设计计数器的方法。
3．掌握数字系统的设计方法。
二、实验仪器及设备
1．PC机 1台（1G以上内存）
2
三、实验准备及预习
1. 复习使用中规模集成器件设计计数器的方法；
2．复习Verilog HDL对计数器的建模方法，完成实验内容（三）要求的电路设计，写出实现代码。
3．复习Quartus II的开发、仿真流程。
四、实验内容：
1．用中规模集成计数器74LS161分别组成8421码十进制和六进制计数器，然后连接成一个60进制计数器（6进制为高位、10进制为低位）。
要求：
（1）在Quartus II 8.1环境中完成电路图绘制、编译。
（2）在Quartus II 8.1环境中建立仿真波形文件，进行电路仿真，并记录/打印仿真结果。
（3）分析并说明电路的工作原理。
2.使用Verilog HDL描述模为60的计数器。
要求：
（1）电路能够按照BCD码进行计数；
（2）电路具有异步复位端。
3．设计并实现一个秒表，计时长度为60秒，计时单位为秒。
要求：
（1）用七段数码管显示计秒状态；
（2）用50MHz的时钟率，产生1Hz频率。
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实验原理
1. 同步十进制加法计数器的设计
给定条件： 74LS107双JK触发器两片； 74LS11三输入与非门一片（3个与非门）。 设计流程： 功能 状态图 状态表 驱动方出状态转换图。 Q3Q2Q1Q0 0000 → 0001 → 0010 → 0011 → 0100 ↓ ↑ 1001 ← 1000 ← 0111 ← 0110 ← 0101
实验原理-脉冲分配器
设计步骤 ①画出状态转换图： X=1时 QAQBQC 100 → 110 → 010 ↓ ↑ 101 ← 001 ← 011 ②列出状态表： QAQBQC 100 → 101 → 001 ↓ ↑ 110 ← 010 ← 011 X=0时
实验原理-脉冲分配器
X 0 0 0 0 0 0 1 1 1 1 1 1 初态Qn QA 1 1 0 0 0 1 1 1 0 0 0 1 QB 0 0 0 1 1 1 0 1 1 1 0 0 QC 0 1 1 1 0 0 0 0 0 1 1 1 1 0 0 0 1 1 1 0 0 0 1 1 次态Qn+1 QA QB 0 0 1 1 1 0 1 1 1 0 0 0 QC 1 1 1 0 0 0 0 0 1 1 1 0 DA 1 0 0 0 1 1 1 0 0 0 1 1 对D的要求 DB 0 0 1 1 1 0 1 1 1 0 0 0 DC 1 1 1 0 0 0 0 0 1 1 1 0
DB = XQC + X Q A
实验原理-脉冲分配器
DC
XQA
00 01 11 10 00 × 1 0 0 01 1 1 × 0
QB QC
11 0 0 × 0 10 × 1 1 1
DC = XQA + X QB
④根据表达式画出电路图，此处略。
实验原理-脉冲分配器
自启动的实现： 步进电机的绕组在任何时刻都不应出现三相同时通 电或同时断电的情况，即要求所设计的计数器能自 启动。可借助异步复位端和置位端来实现。 利用触发器的异步复位和置位端：当出现000 和111状态时，将QAQBQC置成有效状态（如100）。
01 × × × × 11 × × × × 10 0
1 × ×
J 3 = Q2Q1Q0
K 3 = Q0
实验原理
J 2 Q nQ n n n 1 0 Q3 Q2 00 01 11 10 00 0 0 1 0
K 2 Q nQ n n n 1 0 Q3 Q2 00 01 11 10 00 × × × ×
实验步骤
1. 同步十进制加法计数器的实验步骤
(1) 连接好电路，输出连发光管，用手控脉冲作为计 数脉冲进行调试。 (2) 输出连数码管模块的DCBA，计数脉冲用1Hz信 号，观察显示结果。 (3) 加入1kHz的方波作为计数脉冲，用示波器观察 CP及4个输出端的波形。 (4) 检查电路能否自启动: 先将输出置成无效态，然 后再加入计数脉冲。
J 2 = K 2 = Q1Q0 J 3 = Q2Q1Q0
根据所画出的电路原理图，连接实验电路。
实验原理-脉冲分配器
2. 脉冲分配器的设计
脉冲分配器的作用是产生多路序列脉冲。
当X=“1”时，电机正转： A ⇒ AB⇒B ⇒ BC ⇒ C ⇒ AC ⇒A … 当X=“0”时，电机反转： A ⇒ AC⇒C ⇒ BC ⇒ B ⇒ AB ⇒A …
S DA = Q A Q B Q C
R DB = R DC = Q AQB QC
实验原理-脉冲分配器
脉冲分配器的驱动方程：
D A = XQB + X QC DB = XQC + X Q A DC = XQ A + X QB
S DA = Q A Q B Q C
R DB = R DC = Q AQB QC
实验步骤
2. 脉冲分配器的实验步骤
(1) 连接好电路，用手控脉冲作为计数脉冲进行调试。 X=“1”时的功能； X=“0”时的功能； 检查自启动功能。 (2) 加入1kHz的方波作为计数脉冲，用示波器观察 CP、QA、QB、QC的波形。
实验注意事项
1. 实验前应检查芯片的逻辑功能。 2. 由于实验箱上 1Hz、 1kHz信号驱动能力有限，可 在1kHz信号后接非门以增强驱动能力。
实验原理
②列出状态表，得出对JK的要求：
初态Qn CP 0 1 2 3 4 5 6 7 8 9 Q3 0 0 0 0 0 0 0 0 1 1 Q2 0 0 0 0 1 1 1 1 0 0 Q1 0 0 1 1 0 0 1 1 0 0 Q0 0 1 0 1 0 1 0 1 0 1 Q3 0 0 0 0 0 0 0 1 1 0 次态Qn+1 Q2 0 0 0 1 1 1 1 0 0 0 Q1 0 1 1 0 0 1 1 0 0 0 Q0 1 0 1 0 1 0 1 0 1 0 Qn J 3 K3 0× 0× 0× 0× 0× 0× 0× 1× ×0 ×1 Qn+1对JK要求 J 2 K2 0× 0× 0× 1× ×0 ×0 ×0 ×1 0× 0× J 1 K1 0× 1× ×0 ×1 0× 1× ×0 ×1 0× 0× J 0 K0 1× ×1 1× ×1 1× ×1 1× ×1 1× ×1
J Q Q K
Q Q
74LS107
74LS11
附录：引脚排列图
RD D CP SD Q Q
RD D CP SD Q
Q
74LS74
74LS55
附录：引脚排列图
74LS00
01 0 1 × × 11 × × × × 10 0
0 × ×
01 × × 1 0 11 × × × × 10 × × × ×
J1 = Q3Q0
K1 = Q0
实验原理-十进制计数器
J 0 Q nQ n n n 1 0 Q3 Q2 00 01 11 10 00 1 × × 1
K 0 Q nQ n n n 1 0 Q3 Q2 00 01 11 10 00 × 1 1 ×
实验原理-脉冲分配器
③求D的函数式：
DA Q Q B C XQA 00 01 11 10 00 × 0 0 1
DB
XQA
00 01 11 10 00 × 1 1 1
0 × 0 0 × 1 0 1
QB QC
01 1 11 1
0 × 1 1 × 0 0 0
01 0 11 1
10 × 1
10 × 0
D A = XQB + X QC
“1”或+5V 实 验 箱 上 1Hz(1kHz) & 74LS00 示波器 CP 计 数 器 或 脉冲分配器
3. 复位端、置位端不用时要接高电平。
实验报告
写出十进制计数器和三相脉冲分配器的设计过程， 画出实验逻辑电路图。 三相脉冲分配器电路能否自启动？若不能自启动， 如何用一个三输入与非门设计自启动电路？ 记录实验数据、结果及示波器波形，记录相应的周 期、幅值。 实验调试过程中遇到的问题、解决方法和体会等。
01 1 × × 1 11 × × × × 10 1 × × ×
01 × 1 1 × 11 × × × × 10 × 1 × ×
J 0 = K0 = 1
④按以上表达式画出电路图，此处略。
实验原理-十进制计数器
十进制计数器的驱动方程：
J0 = K0 = 1
J 1 = Q3Q0
K 1 = Q0 K 3 = Q0
验收
同步十进制加法计数器：1Hz脉冲作用下数码管显 示是否正确。 脉冲分配器：1Hz脉冲作用下发光二极管显示是否 正确。
下次实验
软件实验1 数字系统EDA技术简介以及练习 预习Quarts II 软件。 复习教材中有关一位全加器的设计。 地点：待定
附录：引脚排列图
RD CP K RD CP J
实验原理
③求JK的函数式（采用卡诺图，1010至1111六种当 无关项处理）
J 3 Q nQ n n n 1 0 Q3 Q2 00 01 11 10 00 0 0 0 0
K 3 Q nQ n n n 1 0 Q3 Q2 00 01 11 10 00 × × × ×
01 0 0 1 0 11 × × × × 10 × × × ×
实验原理-脉冲分配器
给定条件： 74LS74双D触发器两片； 74LS55与或非门三片。 当X=“1”时， A ⇒ AB⇒B ⇒ BC ⇒ C ⇒ AC ⇒A … 当X=“0”时， A ⇒ AC⇒C ⇒ BC ⇒ B ⇒ AB ⇒A … 计数器能自启动。
实验原理-脉冲分配器
设计思路 方法一：分别求出X=1、X=0时D的最简与或 表达式，然后进行综合。 方法二：将 X 作为输入变量，直接求出 D 关 于X、QA、QB、QC的最简与或非表达式。 采用方法一综合后的表达式还要再转化成与 或非表达式，由于存在无关项，因此转化后的与 或非表达式可能不是最简的。 （因为无关项的利 用情况不一样，否则得出的函数是一样的。） 这里采用方法二将 X 作为输入变量进行化简。
01 × × × × 11 × × × × 10 0
0 × ×
01 0 0 1 0 11 × × × × 10 × × × ×
J 2 = Q1Q0
K 2 = Q1Q0
实验原理
J1 Q nQ n n n 1 0 Q3 Q2 00 01 11 10 00 0 1 × ×
K1 Q n Q n n n 1 0 Q3 Q2 00 01 11 10 00 × × 1 0
实验5 时序逻辑电路实验
浙江大学电工电子基础教学中心 白志红
实验器材
数字实验箱，示波器。 计数器：74LS107 两片，74LS11 一片。 脉冲分配器：74LS74 两片，74LS55 三片。 自启动： 74LS11 一片，74LS00 一片。