高速PCB设计中信号完整性的仿真与分析经验
合集下载
相关主题
- 1、下载文档前请自行甄别文档内容的完整性，平台不提供额外的编辑、内容补充、找答案等附加服务。
- 2、"仅部分预览"的文档,不可在线预览部分如存在完整性等问题,可反馈申请退款(可完整预览的文档不适用该条件!)。
- 3、如文档侵犯您的权益，请联系客服反馈,我们会尽快为您处理(人工客服工作时间：9:00-18:30)。
2 信号完整性设计
信号完整性是指信号通过信 号线传输后的质 量 。 在电路中 , 一段导线并不仅仅是导体 , 它在低频 段呈阻性 , 在中频段呈容性 , 在高频段呈感性 , 到甚 高频时则变成了辐射天线 。 在高速 PCB设计中 , 集 成电路的切换速度过高 、电路的布局布线不合理等 都会引起信号完整性问题 , 主要包括定时 、反射 、串 扰 、振铃等问题 。
1 11
电讯技术 2006年第 5期
布线后的拓扑图如图 5所示 。
基金项目论文
FOUNDATION SUPPORTED PRO JECT
图 5 时钟线在布线后的拓扑图
与图 3相比 , 走线长度为印制板的实际布线距 离。
D2第 7脚加上 125 MH z时钟激励信号后得到 的仿真结果如图 6所示 (仿真时间为 20 ns)。
本文结合 CADENCE 公司 提供的高速 PCB 设 计工 具 Specctraquest 和 Sigxp, 对 一采 样 率 为 125 MH z的高速 AD /DAC 印制板进行了信号完整性分
析 , 对电路 中的关键路 径进行 了仿真 , 阐述了 CADENCE高速 PCB 设计的解决方案 。
Ab stract:Such signal in tegrity(SI) issue as tim ing, reflection, cro sstalk, ringing in h igh speed PCB design is discussed. The sim ulation and analysis of a PCB o f AD /DAC m odu le w ith the samp ling rate o f 125MH z a re g iven by using SPECCTRAQuest and S igxp from CADENCE. The p lacem ent and rou ting in high speed PCB are contro led by proper constra in ts according to the resu lt o f pre - rou te and post - route sim ulation. The signal integrity of high speed circu it is assured in a ll steps. Key w ord s:high speed PCB;signal in tegrity(S I);EDA too l;sim ula tion;ana ly sis
图 3 时钟线在布线前的仿真拓扑图
图中 TL9、TL10、TL11、TL12为布线模型 , 走线 长度为 100%曼哈顿距离 。
在 D2第 6脚加上 125 MH z时钟激励信号 (周 期为 8 ns), 仿真时间为 20 ns, 得到的仿真结果如图 4所示 。
图 4 时钟线在布线前的仿真 结果
电讯技术 2006年第 5期
基金项目论文
FOUNDATION SUPPORTED PRO JECT
文章编号 :1001 - 893X(2006)05 - 0109 - 05
高速 PCB 设计中信号完整性的仿真与分析*
肖汉 波
(中国工程物理研究院 电子工 程研究所 , 四川 绵阳 621900)
摘 要 :讨论了高速 PCB 设计中涉及的定时 、反射 、串扰 、振铃 等信号完整性 (S I)问题 , 结合 CADENCE 公司提供的高速 PCB 设计工具 Specctraquest和 S igxp, 对一采样率为 125MH z的 AD /DAC 印 制板进行了仿真和分析 , 根据布线前和布线后的仿真结果设置适当的约束条件来控制高速 PCB 的 布局布线 , 从各个环节上保证高速电路的信号完整性 。 关键词 :高速 PCB;信号完整性 ;EDA 工具 ;仿真 ;分析 中图分类号 :TN402 文献标识码 :A
在仿真过程中 , 如果仿真结果不满足设计要求 , 输出波形失真较大 , 则可以改变 布线长度 、走线方 式 、匹配阻抗等参数 , 通过多次仿真寻找合适的布线 策略和匹配电阻并设置约束条件来控制电路的布局 布线 , 消除上述信号完整性问题 。
图 7 输入数据线仿真拓扑图
图 8 输出数据线仿真拓扑图
112
在获得器件 IB IS仿真模型后 , 只需改变传输线 阻抗参数 、电阻值 、信号传输速率等 , 通过仿真就可 得到不同的信号波形以及对应的反射参数 , 找出合 适的传输线阻抗 、电阻值以及信号速率 , 从而得到信 号走线的长度与宽度 。另外 , 选择电阻匹配的方式 有多种 , 如源端端接 、并行端接等 , 布线策略也有不 同 , 如星型 、菊花链型 、自定义型等 , 这些方式的选择 都可通过电路仿真根据仿真结果来确定 。
4 高速 AD /DAC印制板信号完整性仿真
4. 1 AD /DAC 印制板的构成 高速 AD /DAC 印制板主要完成信号的 存储转
发功能 , 包括模 数/ 变换 (ADC)、双口 RAM 、数 模/ 变 换 (DAC)、CPLD等模块 , 如图 2所示 。
图 2 高速 AD /DA 印制板的构成
2. 3 串扰
当边缘速率低于 1 ns时 , 串扰问题就必须考虑 了 。通常在高速高密度电路板中比较容易出现串扰
基金项目论文
FOUNDATION SUPPORTED PRO JECT
问题 , 原因是当高速电路信号线上有交变的电流通 过时 , 会产生交变的磁场 , 处于该磁场中的相邻信号 线会感应出信号电压 , 有时会引起高频谐振 , 再耦合 到邻近的互连线中 , 就造成了串扰 。 高速印制板叠 层的设置 、信号线间距 、驱动端和接收端的电气特性 及信号线端接方式对串扰都有影响 。 2. 4 振铃
3 高速 PCB设计的解决方案
CADENCE公司的 EDA 软件为高速 PCB 设计 提供了全套的解决方案 , 从建元件库 、原理图输入 、 布线前仿真 、布线后仿真 、统一的约束管理 、自动布 线 、光绘输出等各个环节去保证电路中高速信号的 完整性 , 大大提高了产品的设计效率和设计水平 。
3. 1 信号反射 、过冲和振铃
* 收稿日期 :2005 - 09 - 11;修回日期 :2006 - 01 - 20 基金项目 :“十五 ”国防重点预研项目
1 09
电讯技术 2006年第 5期
2. 1 定时
集成电路只能按规定的时序接收数据 , 过长的 信号延迟可能导致时序违背和功能混乱 。 在低速系 统中 , 信号互连延迟和阻尼振荡可以忽略不计 , 因为 信号有足够的时间达 到稳定 。 但当 系统时钟很高 时 , 信号在器件间的传输时间以及同步准备时间都 缩短了 , 驱动过载 、走线过长都会引起延时 。高速电 路要求在很短的时间内满足各种门延时 , 包括建立 时间 、保持时间 、线延时等 。而且在高速 PCB中 , 传 输线上的分布电容 、分布电感都会对信号的数字切 换产生延时 , 影响数字电路的建立和保持时间 , 延时 过长可能会导致集成电路无法正确判断数据 。
125 MH z 速 率 时 钟 线 从 差 分 接 收 器 (MC 100LVEL16)的输出端 (D2第 6脚 )开始 , 经过 电阻 R13、电容 C8后 , 到达 ADC 器件 (AD9433)的 输入端 (D3第 7脚 ), 本文对这一 路径进行了布线 前和布线后仿真 。
用 S igxp软件提取的布线前拓扑图如图 3所示 。
该电路中 ADC、DAC 、双口 RAM 及 CPLD 器件 的工作时钟均为 125 MH z, 属于电路中的高速部分 。 其中 ADC 的输出总 线 、DAC 的输入总线及 时钟线 是电路中的关键路径 , 其信号完整性将直接影响整 个电路板的性能 , 需要进行高速仿真与分析 。 4. 2 时钟线的信号完整性仿真
3. 3 信号串扰
S igxp仿真工具最多可对 6条耦合信号线进行串 扰仿真 。可以设置的扫描参数包括 :信号线之间间 距 、信号线长度 、信号走线宽度 、PCB介电常数 、介质 厚度等 。仿真时必须先指定一个 “受害者 ”信号线 , 将 其激励设置成常高或常低 , 通过仿真就可得到其它
“侵犯者 ”对它感应电压的总和 , 从而得出最小间距和 最大并行长度的范围 ,控制电路的布局和布线 。
图 9 输入数据线仿真结果
1 引 言
随着半导体工艺的迅猛发展以及人们对信息高 速化 、宽带化的需求 , 高速 PCB 设计已经成为电子 产品研制的一个重要环节 。而信号完整性 (SI)问题 (包括定时 、反射 、串扰 、振铃等 )是高速 PCB 设计中 不可回避的一大难题 , 必须借助先进的 EDA 工具才 能精确预测和消除 。
振铃表现为信号反复出现过冲和下冲 , 在逻辑 电平的门限上下抖动 , 振荡呈欠阻尼状态 。 信号的 振铃主要是由于传输线上过度的寄生电感和电容引 起收端与源端 的阻抗均失配所 造成的 。 同 反射一 样 , 可以通过适当的端接来抑制 。 通常周期脉冲信 号 (如时钟信号 )包含丰富的高次谐波而容易产生 振铃故障 , 设计时应多加防范 。
3. 2 信号延迟
在 S igxp仿真软件中 , 信号延迟 也可放在反射 参数 中度 量 , 包 括 Settle Delay、 Sw itch Delay、 P rop Delay。 Se ttle De lay和 Sw itch De lay与元器件的 IB IS 仿真模型有关 , 这两个参数都可在驱动器和接收器 的用户手册中查到 。 通过仿真可以得到在 S low 模 式下的 Settle De lay以及在 Fast模式下的 Sw itch Delay, 从而 得出两个 器件间的 延时范围 P rop De lay。 在高速 PCB 设计中 , 信号延迟参数对器件的布局和 布线都有指导作用 , 若不满足约束条件 , 则在延迟约 束表 中显 示 红 色 , PCB 电 路 中 出现 DRC (Design Ru les Check)错误 。
2. 2 反射
反射就是信号在传输线上的回波 。按照信号传 输理论 , 信号经过传输线将功率传给负载的时候 , 由 于阻抗不匹配有一部分能量会向源端返回 。在高速 设计中 , 信号连线不再是集中参数电路中的导线 , 而 应等效为传输线 。 如果阻抗匹配 , 信号将全部传递 给负载 , 反射不会发生 。反之 , 若负载阻抗与传输线 阻抗失配 , 就会导致信号反射 。布线的某些几何形 状 、不适当的端接 、电源平面不连续等因素都会导致 信号反射 。
图 6 时钟线在布线后的仿真结果
4. 3 数据总线的仿真
由于数据线的一致性 , 可以只对 10位数据总线 的 1位进行仿真分析 。 数据线包括 2条不同路径 : 一条为 ADC(AD9433)到双口 RAM (CY7C0831V), 其布线后的拓扑图如图 7所示 ;另一条路径为双口 RAM (CY7C0831V)到 DAC (AD9760), 其布线后的 拓扑图如 图 8 所示 。 它们 的仿真结 果分别 如图 9 (激励为 125 MH z的方波信号 )和图 10所示 。
Smi ulation and Analysis of S ignal Integrity(SI) in H igh Speed 源自文库CB Design
X IAO Han - bo
(Institute of E lectronic Enginee ring, China Academy of Eng ineering Physics, M ianyang 621900, China)
信号反射 、过冲和振铃都是由于反射引起的 , 因 此在 CADENCE 公司的 S igxp仿真软件中 , 可以将这 三者都用反射参数来度量 , 如图 1所示 。
图 1 CADENCE仿真中的反射度量参数
110
电讯技术 2006年第 5期
基金项目论文
FOUNDATION SUPPORTED PRO JECT
信号完整性是指信号通过信 号线传输后的质 量 。 在电路中 , 一段导线并不仅仅是导体 , 它在低频 段呈阻性 , 在中频段呈容性 , 在高频段呈感性 , 到甚 高频时则变成了辐射天线 。 在高速 PCB设计中 , 集 成电路的切换速度过高 、电路的布局布线不合理等 都会引起信号完整性问题 , 主要包括定时 、反射 、串 扰 、振铃等问题 。
1 11
电讯技术 2006年第 5期
布线后的拓扑图如图 5所示 。
基金项目论文
FOUNDATION SUPPORTED PRO JECT
图 5 时钟线在布线后的拓扑图
与图 3相比 , 走线长度为印制板的实际布线距 离。
D2第 7脚加上 125 MH z时钟激励信号后得到 的仿真结果如图 6所示 (仿真时间为 20 ns)。
本文结合 CADENCE 公司 提供的高速 PCB 设 计工 具 Specctraquest 和 Sigxp, 对 一采 样 率 为 125 MH z的高速 AD /DAC 印制板进行了信号完整性分
析 , 对电路 中的关键路 径进行 了仿真 , 阐述了 CADENCE高速 PCB 设计的解决方案 。
Ab stract:Such signal in tegrity(SI) issue as tim ing, reflection, cro sstalk, ringing in h igh speed PCB design is discussed. The sim ulation and analysis of a PCB o f AD /DAC m odu le w ith the samp ling rate o f 125MH z a re g iven by using SPECCTRAQuest and S igxp from CADENCE. The p lacem ent and rou ting in high speed PCB are contro led by proper constra in ts according to the resu lt o f pre - rou te and post - route sim ulation. The signal integrity of high speed circu it is assured in a ll steps. Key w ord s:high speed PCB;signal in tegrity(S I);EDA too l;sim ula tion;ana ly sis
图 3 时钟线在布线前的仿真拓扑图
图中 TL9、TL10、TL11、TL12为布线模型 , 走线 长度为 100%曼哈顿距离 。
在 D2第 6脚加上 125 MH z时钟激励信号 (周 期为 8 ns), 仿真时间为 20 ns, 得到的仿真结果如图 4所示 。
图 4 时钟线在布线前的仿真 结果
电讯技术 2006年第 5期
基金项目论文
FOUNDATION SUPPORTED PRO JECT
文章编号 :1001 - 893X(2006)05 - 0109 - 05
高速 PCB 设计中信号完整性的仿真与分析*
肖汉 波
(中国工程物理研究院 电子工 程研究所 , 四川 绵阳 621900)
摘 要 :讨论了高速 PCB 设计中涉及的定时 、反射 、串扰 、振铃 等信号完整性 (S I)问题 , 结合 CADENCE 公司提供的高速 PCB 设计工具 Specctraquest和 S igxp, 对一采样率为 125MH z的 AD /DAC 印 制板进行了仿真和分析 , 根据布线前和布线后的仿真结果设置适当的约束条件来控制高速 PCB 的 布局布线 , 从各个环节上保证高速电路的信号完整性 。 关键词 :高速 PCB;信号完整性 ;EDA 工具 ;仿真 ;分析 中图分类号 :TN402 文献标识码 :A
在仿真过程中 , 如果仿真结果不满足设计要求 , 输出波形失真较大 , 则可以改变 布线长度 、走线方 式 、匹配阻抗等参数 , 通过多次仿真寻找合适的布线 策略和匹配电阻并设置约束条件来控制电路的布局 布线 , 消除上述信号完整性问题 。
图 7 输入数据线仿真拓扑图
图 8 输出数据线仿真拓扑图
112
在获得器件 IB IS仿真模型后 , 只需改变传输线 阻抗参数 、电阻值 、信号传输速率等 , 通过仿真就可 得到不同的信号波形以及对应的反射参数 , 找出合 适的传输线阻抗 、电阻值以及信号速率 , 从而得到信 号走线的长度与宽度 。另外 , 选择电阻匹配的方式 有多种 , 如源端端接 、并行端接等 , 布线策略也有不 同 , 如星型 、菊花链型 、自定义型等 , 这些方式的选择 都可通过电路仿真根据仿真结果来确定 。
4 高速 AD /DAC印制板信号完整性仿真
4. 1 AD /DAC 印制板的构成 高速 AD /DAC 印制板主要完成信号的 存储转
发功能 , 包括模 数/ 变换 (ADC)、双口 RAM 、数 模/ 变 换 (DAC)、CPLD等模块 , 如图 2所示 。
图 2 高速 AD /DA 印制板的构成
2. 3 串扰
当边缘速率低于 1 ns时 , 串扰问题就必须考虑 了 。通常在高速高密度电路板中比较容易出现串扰
基金项目论文
FOUNDATION SUPPORTED PRO JECT
问题 , 原因是当高速电路信号线上有交变的电流通 过时 , 会产生交变的磁场 , 处于该磁场中的相邻信号 线会感应出信号电压 , 有时会引起高频谐振 , 再耦合 到邻近的互连线中 , 就造成了串扰 。 高速印制板叠 层的设置 、信号线间距 、驱动端和接收端的电气特性 及信号线端接方式对串扰都有影响 。 2. 4 振铃
3 高速 PCB设计的解决方案
CADENCE公司的 EDA 软件为高速 PCB 设计 提供了全套的解决方案 , 从建元件库 、原理图输入 、 布线前仿真 、布线后仿真 、统一的约束管理 、自动布 线 、光绘输出等各个环节去保证电路中高速信号的 完整性 , 大大提高了产品的设计效率和设计水平 。
3. 1 信号反射 、过冲和振铃
* 收稿日期 :2005 - 09 - 11;修回日期 :2006 - 01 - 20 基金项目 :“十五 ”国防重点预研项目
1 09
电讯技术 2006年第 5期
2. 1 定时
集成电路只能按规定的时序接收数据 , 过长的 信号延迟可能导致时序违背和功能混乱 。 在低速系 统中 , 信号互连延迟和阻尼振荡可以忽略不计 , 因为 信号有足够的时间达 到稳定 。 但当 系统时钟很高 时 , 信号在器件间的传输时间以及同步准备时间都 缩短了 , 驱动过载 、走线过长都会引起延时 。高速电 路要求在很短的时间内满足各种门延时 , 包括建立 时间 、保持时间 、线延时等 。而且在高速 PCB中 , 传 输线上的分布电容 、分布电感都会对信号的数字切 换产生延时 , 影响数字电路的建立和保持时间 , 延时 过长可能会导致集成电路无法正确判断数据 。
125 MH z 速 率 时 钟 线 从 差 分 接 收 器 (MC 100LVEL16)的输出端 (D2第 6脚 )开始 , 经过 电阻 R13、电容 C8后 , 到达 ADC 器件 (AD9433)的 输入端 (D3第 7脚 ), 本文对这一 路径进行了布线 前和布线后仿真 。
用 S igxp软件提取的布线前拓扑图如图 3所示 。
该电路中 ADC、DAC 、双口 RAM 及 CPLD 器件 的工作时钟均为 125 MH z, 属于电路中的高速部分 。 其中 ADC 的输出总 线 、DAC 的输入总线及 时钟线 是电路中的关键路径 , 其信号完整性将直接影响整 个电路板的性能 , 需要进行高速仿真与分析 。 4. 2 时钟线的信号完整性仿真
3. 3 信号串扰
S igxp仿真工具最多可对 6条耦合信号线进行串 扰仿真 。可以设置的扫描参数包括 :信号线之间间 距 、信号线长度 、信号走线宽度 、PCB介电常数 、介质 厚度等 。仿真时必须先指定一个 “受害者 ”信号线 , 将 其激励设置成常高或常低 , 通过仿真就可得到其它
“侵犯者 ”对它感应电压的总和 , 从而得出最小间距和 最大并行长度的范围 ,控制电路的布局和布线 。
图 9 输入数据线仿真结果
1 引 言
随着半导体工艺的迅猛发展以及人们对信息高 速化 、宽带化的需求 , 高速 PCB 设计已经成为电子 产品研制的一个重要环节 。而信号完整性 (SI)问题 (包括定时 、反射 、串扰 、振铃等 )是高速 PCB 设计中 不可回避的一大难题 , 必须借助先进的 EDA 工具才 能精确预测和消除 。
振铃表现为信号反复出现过冲和下冲 , 在逻辑 电平的门限上下抖动 , 振荡呈欠阻尼状态 。 信号的 振铃主要是由于传输线上过度的寄生电感和电容引 起收端与源端 的阻抗均失配所 造成的 。 同 反射一 样 , 可以通过适当的端接来抑制 。 通常周期脉冲信 号 (如时钟信号 )包含丰富的高次谐波而容易产生 振铃故障 , 设计时应多加防范 。
3. 2 信号延迟
在 S igxp仿真软件中 , 信号延迟 也可放在反射 参数 中度 量 , 包 括 Settle Delay、 Sw itch Delay、 P rop Delay。 Se ttle De lay和 Sw itch De lay与元器件的 IB IS 仿真模型有关 , 这两个参数都可在驱动器和接收器 的用户手册中查到 。 通过仿真可以得到在 S low 模 式下的 Settle De lay以及在 Fast模式下的 Sw itch Delay, 从而 得出两个 器件间的 延时范围 P rop De lay。 在高速 PCB 设计中 , 信号延迟参数对器件的布局和 布线都有指导作用 , 若不满足约束条件 , 则在延迟约 束表 中显 示 红 色 , PCB 电 路 中 出现 DRC (Design Ru les Check)错误 。
2. 2 反射
反射就是信号在传输线上的回波 。按照信号传 输理论 , 信号经过传输线将功率传给负载的时候 , 由 于阻抗不匹配有一部分能量会向源端返回 。在高速 设计中 , 信号连线不再是集中参数电路中的导线 , 而 应等效为传输线 。 如果阻抗匹配 , 信号将全部传递 给负载 , 反射不会发生 。反之 , 若负载阻抗与传输线 阻抗失配 , 就会导致信号反射 。布线的某些几何形 状 、不适当的端接 、电源平面不连续等因素都会导致 信号反射 。
图 6 时钟线在布线后的仿真结果
4. 3 数据总线的仿真
由于数据线的一致性 , 可以只对 10位数据总线 的 1位进行仿真分析 。 数据线包括 2条不同路径 : 一条为 ADC(AD9433)到双口 RAM (CY7C0831V), 其布线后的拓扑图如图 7所示 ;另一条路径为双口 RAM (CY7C0831V)到 DAC (AD9760), 其布线后的 拓扑图如 图 8 所示 。 它们 的仿真结 果分别 如图 9 (激励为 125 MH z的方波信号 )和图 10所示 。
Smi ulation and Analysis of S ignal Integrity(SI) in H igh Speed 源自文库CB Design
X IAO Han - bo
(Institute of E lectronic Enginee ring, China Academy of Eng ineering Physics, M ianyang 621900, China)
信号反射 、过冲和振铃都是由于反射引起的 , 因 此在 CADENCE 公司的 S igxp仿真软件中 , 可以将这 三者都用反射参数来度量 , 如图 1所示 。
图 1 CADENCE仿真中的反射度量参数
110
电讯技术 2006年第 5期
基金项目论文
FOUNDATION SUPPORTED PRO JECT