第5章_锁存器和触发器

【例5.3.2】已知主从JK触发器的输入信号和CP信 号波形如图5.3.7所示，试对应画出触发器时序图。
输出变为：Q 0 Q 1
输入 R =1, S =0时 若原状态： Q 0 Q 1
Q
置“1” ！
若原状态：
Q
Q1 Q0
1 0
& a 1
R
0 1 & b
1
Q
0 0
& a
1 1 & b 1
Q
0
S
0ຫໍສະໝຸດ Baidu
1
R
0 S 0
输出变为：
输出保持：
Q1 Q0
Q1 Q0
输入 R =1, S =1时 若原状态：Q 1
R
CP
输入端
直接清零端、置位端的处理：
平时常 为 1
RD
Q
&
Q &
平时常 为 1 SD
&
直接清零端
&
直接置位端
R
CP
S
CP=0时
Q
Q
CP=1时
& a
1
& b
1 & d
CP
Q
1 SD
Q
& a
1
& b
R
RD
1 & c
R
RD
S
1 SD
& c
S
R
CP 1
& d
S
0 锁存器保持原态
CP 0 1
R × 0 0 0 0 1 1 1 1
主从JK触发器没有约束
2.逻辑功能描述——状态图：
2.逻辑功能描述——时序图：
【例5.3.1】根据JK触发器的逻辑功能和动作特点， 对应如图5.3.6（a）所示输入信号变化的时序图。
3.动作特点：
分两步动作： 当CP=1时主锁存器接收输入端（S和R或J和K） 的信号，被置成相应的状态，而从锁存器不变； 当CP下降沿到来时从锁存器按照主锁存器的状态 翻转，所以Q状态的改变发生在CP的下降沿。 在CP=1的全部时间里输入信号都将对主锁存器 起控制作用——透明。 一次变现象： 在CP为1的时间里，主锁存器有可能随着输入信号 的变化而变化，且至多只能变一次。
S=0,R=K，当CP=1时，主 锁存器接受置0输入；从锁 存器被封锁，主从JK触发 器保持原态，当CP由1→0 时，更新状态。
工作原理：
当J K 1时，S Q ，R Q
n n
n
1.当Q n 0时，S 1，R 0，在CP下降沿时Q n 1 1; 2.当Q 1时，S 0，R 1，在CP下降沿时Q 所以，J K 1时，具有翻转功能
如果与M按如图 (b)所示连接，同样，当R=1时， Q=0， Q =1，M==1，使得Q=0；当R由1→0后，由 于M= Q =1，所以Q=0保持不变，即尽管R信号消 失，Q=0， Q =1。将R=1的信号保持了，因此电路 具有记忆功能。
2.逻辑功能描述——特性表
与非门组成的基本SR锁存器
工作原理
主锁存器被封锁，不接受 R和S的变化； 从锁存器开启，主从SR 触发器保持原状态不变。
主锁存器开启，开始接受R 和S的变化； 从锁存器被封锁，主从触发 器的状态不变。
由此得知： 主从SR触发器的状态更新在CP由1→ 0的 时刻，其它时间保持原来状态不变，为下 降沿触发。 用符号“┌”表示延迟输出。
逻辑符号
Q
Q
1R C1 1S
CP
Q Q
SD
&
R
RD
S
预置清零 端
1R C1 1S
1
CP
预置置1端
特性 方程
Q n 1 S RQ n CP=1期间有效 RS 0
S=1 R=0 S=0 R= 0 S=0 R=1 1 S= R=0
状态图
例：画出RS锁存器的输出波形 。假设Q的初始状 态为 0。
时序电路基本逻辑单元——锁存器和触发器 锁存器和触发器具有以下的特点： 1.具有能够自行保持的稳态：“1”态和“0”态， 即具有双稳态特性。 2.在一定的条件下，能够从一个稳态跳变为另一 个稳态， 3.在条件消失后，能自行保持新的状态，即将新 的信息记忆下来。 锁存器和触发器的动作特点区别： 锁存器——对输入脉冲的电平敏感 触发器——对输入脉冲的边沿敏感
锁存器和触发器的动作特点区别：
锁存器——对输入脉冲的电平敏感 触发器——对输入脉冲的边沿敏感
低电平 有效
E E
CP
上升沿 有效
CP
高电平 有效
下降沿 有效
锁存器
触发器
5.1.2锁存器和触发器分类及描述
分类 按电路动作特点分类，可分为： ——锁存器、主从触发器和边沿触发器。
按逻辑功能分类，可分为： ——SR、JK、D、T和T’。
逻辑符号 输入低电平有效— —用空心圆圈表示。
有关符号
或非门组成的SR锁存器： 输入高电平有效——输入端无圆 圈；输入符号无非号。
与非门组成的SR锁存器： 输入低电平有效——输入端 有空心圆圈，输入符号上有 非号。
两个互补的输出：
Q和Q : Q 0, Q 1 : 0态 Q 1, Q 0 : 1态
描述方法：
特性表，特性方程、状态图和时序图
时序电路状态变化的节拍： ——时钟信号（clock）
5.2锁存器 5.2.1基本SR锁存器
1.电路结构与工作原理
•图（a)所示，当M=0，且S=0时，Q= R ， Q = R， 此时，若R=1，则Q=0， Q =1，即 Q = R。 •如果R的信号消失，即R由1→0后，Q=1， Q =0， 也就是Q的信息随着R信号的消失而消失了，因 此，电路没有记忆功能，此为组合逻辑电路。
Set
CP R S Q
Reset
使输出全为1
CP撤去后 状态不定
小结
Q RD a b
Q SD
1. 当CP = 0 时,无论R、S 为何 种取值组合，输出端均“保 持原态”；
c
R
d
S
2.只有当CP=1 时,将c门和d门 打开，成透明，控制端R、 S的取值组合决定输出状态。
CP
5.2.3 D锁存器 1.电路结构与工作原理
4.应用举例——开关去抖电路
【例5.2.1】运用SR锁存器消除机械开关振动引起的 脉冲。 +5V R K VO VO
Q
R
&
R
&
S
+5V
S Q
K
§5.2.2 具有使能端的SR锁存器(S-R latch with enable )
1.电路结构
Q Q & 输出端
RD
直接清零端
&
SD
直接置位端
&
& S
2.逻辑功能描述
——特性表
2.逻辑功能描述——特性方程：
Qn1 S RQn
5.3.2主从JK触发器 1.电路结构与工作原理
没 有 约 束
S JQ n
工作原理： 主从触发器0态时：
R KQ n
S R JQ n KQ n 0
主从触发器1态时：
S=J,R=0,当CP=1时，主 锁存器接受置1输入；从 锁存器被封锁，主从JK触 发器保持原态，当CP由 1→0时，更新状态。
边沿触发器
maste/slave JK flip-flop
edge-triggered flip-flop
T触发器 T flip-flop T’触发器 T’flip-flop
5.1时序电路基本逻辑单元概述
5.1.1时序电路基本逻辑单元及特点 组合电路 ：某一时刻的输出完全取决于当时的 输入信号，与电路原来的状态无关，即它们没 有记忆功能。 时序电路 ：某一时刻的输出不仅取决于当时的 输入信号，还与电路原来的状态有关，即它们 具有记忆功能。
Qn Qn+1 0 1 0 1 0 1 0 0 0 1 0 0 1 1 1 1
稳定状 态
1
S= R=0
4. 时序图 反映输入信号取值和状态之间对应关系的图形.
置 0
保 持
不 置 允 1 许
置 0
保 置 不 持 1 允 许
置 0
3.动作特点
在基本SR锁存器中，由于输入信号直接加在输出 门上，所以输入信号在其全部作用时间里（S=1， S =0，或R=1， R =0），都能直接改变Q和的状态。 在数字电路中，凡根据输入信号 R、S 情况 的不同，具有置0、置1和保持功能的电路， 都称为SR锁存器或触发器。
2）特性方程
Qn1 D（当CP 1时）
3）状态图
3.动作特点 •在CP有效时，锁存器的状态与输入端D的值相一 致，这时称锁存器为“打开”，并且从D输入端到 Q输出端的通道是“透明的”。因此，D锁存器常 被称为透明锁存器。 •当CP输入无效时，锁存器就锁存原来的值而不再 对D端的输入做出任何响应。
5.3 主从触发器 (master/slave flip-flop)
触发 ：时钟边沿作用下的状态更新
锁存器：在使能信号有效（0或1）时更新状态， 且输出状态随着输入信号的变化而变化。 触发器：只有在时钟边沿作用下的更新状态， 其它情况下保持原有状态不变。
5.3.1 主从RS触发器(maste/slave SR flip-flop) 1.电路结构与工作原理
数字电子技术基础实用教程
☆内容提要☆ 锁存器和触发器的电路结构与工作原理 触发器的触发方式分类及动作特点 SR和D锁存器逻辑功能及其应用 JK、D、T和T’ 触发器的逻辑功能及其应用
*触发器的VHDL描述
双 语 对 照 锁存器 触发器 latch flip-flop
时钟
特性表
clock
S-R latch characteristic equation state diagram characteristic table
一次变现象分析：
Q=0时，因S=J,R=0,在CP为1的时间里，主锁存器 只接受置1和保持信号，在此期间如果J为1，则在 CP由1变为0时，从锁存器变为1，且只能变一次。
Q=1时，因S=0,R=K,在CP为1的时间里，主锁存器 只接受置0和保持信号，在此期间如果K为1，则在 CP由1变为0时，从锁存器变为0，且只能变一次。
n 1
0;
2.逻辑功能描述 ——特性表
J 0 0
K 0 0 1 1 0 0 1 1
Qn 0 1 0 1 0 1 0 1
Q n+1 0 1 0 0 1 1 1 0
功能
Q n 1 Q n
保持
特 性 表
0 0 1 1 1 1
CP
Q n 1 0 Q n 1 1 Q n 1 Q n
反馈
Q
反馈
Q
两个输出端
& a
R
& b
两个输入端
S
正是由于引入反馈，才使电路具有记忆功能 !
输入 R =0, S =1时 若原状态：Q 0 Q 1
Q
置“0”！ 若原状态：Q 1
Q
Q0
1 1
& a
0 0 & b 0
Q
0 1
& a 0
R
1 0 & b
Q
0
R
1 S 1
1
1 S 1
Q0 Q1 输出仍保持：
二、逻辑功能描述
1. 基本RS触发器的特性表 (characteristic table )
2. 特性方程
Qn 1 S R Qn R S 1
3. 状态图 S=1 R=1 S=0 R= 0 S=0 R=1
转换方 向 转换条 件
R
1 1 0 0 1 1 0 0
S
1 1 1 1 0 0 0 0
工作原理： CP=1时： CP由1→0：
主锁存器开启，其输出Q’ 随R和S端的变化而变； 由于从锁存器被封锁，主 从SR触发器保持原状态 不变。
主锁存器被封锁，不接受R 和S的变化；从锁存器开启， 主锁存器原来寄存的状态作 为从锁存器输入端，决定主 从触发器的状态输出。
工作原理： CP=0时： CP由0→1：
置0
置1 翻转
时 序 图
J K Q
例：画出主从 JK 触发器输出端波形图。
J
0 0
K
0 1
Q n+1
Qn 0
CP J K Q
1 1
0 1
1 Qn
2.逻辑功能描述——特性方程：
Q
n1
S RQ
n
n1 n n
JQ KQ Q JQ n KQ n
CP下 降 沿 到 来 时 有 效
Q
保持！
Q0
若原状态：Q 0
Q
Q1
0 0
& a
1
R
1 1 & b 1
Q
1 1
& a 1 1
R
0 0 & b 0 1
Q
0
S
S
1
输出保持原状态：
Q1 Q0
输出保持原状态： Q0 Q1
输入R =0, S =0时
Q
1
1 & b
Q
& a
Q
Q
R S
0
R
S
0
复位端 R
S
置位端
输出：全是1
注意：当 R 、S 同时由0变为1 时，翻转快的门输出变为0， 另一个不得翻转。因此，该 状态为不定状态。
S × 0 0 1 1 0 0 1 1
Qn × 0 1 0 1 0 1 0 1
Qn+1 Q
n
功能
Q n 1 Q n 保持
0 1 1 1 0 0 不用 不用
特 性 表
Q n 1 Q n 保持 Q n 1 1 置 1 Q n 1 0 置 0
不允许
1 1 1 1 1 1 1
R、S不相等时，信 息传送路径的形象 化表达 ： Q & & & CP Q
SR锁存器 特性方程 状态图
时序图
去抖电路 D锁存器
timing diagram
switch debouncer D latch
双 语 对 照 触发器 flip-flop maste/slave SR flip-flop
主从SR触发器
主锁存器
从锁存器
master latch
slave latch
主从JK触发器