Multisim数字时钟设计实习报告[]

Multisim 实习报告

数字时钟设计

学 院 专业班级 姓 学

一、实验目的：

1、 学习一个 EDA 电子辅助设计软件－ MultiSim

2、 学习 MultiSim 的基本操作

3、 熟悉 MultiSim 元器件库，如果是库中没有的元器件如何进行模型的添加

4、 功能设计模块化

二、实验内容：

利用 MultiSim 设计出一个数字式电子表电路： 功能划分：

-

时间功能：显示、调整

名 __________________________________ 号 _________________________________

-日期和星期功能：显示、调整

-跑表功能：起动、停止、复位

要求：

-各模块要能单独调试，各自保存一个文件

-在总图中各功能模块用子电路进行封装

-功能按钮要复用，最多3个操作按钮

三、实验设备：

1、PC 机一台

2、MultiSim 开发软件

四、总体设计思路：

数字式电子表电路总体可看成由年、月、日、星期、时、分、秒七大模块组

成，每个子模块分别有显示部分和计数进位两大部分，可先分别设计这七大模

块，之后再进行电路拼接、封装，并总体实现清零、停止、启动、调整功能。

其中我主要用到的元器件有74LS160 同步十进制计数器芯片，主要用来实现

计数及进位的功能，以及LED 数码管，主要用来实现显示功能。总体的清零、启动功能则通过高、低电平选择性接到CLR 端来进行实现。停止功能由高、低电平选择性接到ENP 使能端来进行实现。在实现调整功能上，我使用了一个

74LS153数据选择器，通过选择年、月、日来进行单步调节。

五、各功能模块的设计：

1、子模块秒的设计：

秒模块可从0—59计数，即一个60 进制带显示功能的计数器，所以在设

计此模块时我使用了两个74LS160十进制计数器及两个LED显示元器件。

其中74LS160中的QA,QB,QC,QD端口分别接到LED元器件的1,2,3,4端口中，用来实现计数器的显示功能，将一个方波脉冲接到低位74LS160 计数器的CLK 端，当方波周期为1S 时，可实现秒表的计时功能。低位的计数器的进位端RCO接到高位

计数器的CLK端，表示当进行进位时，高位计数器计数，又注意到CLK 端为低电平触发，所以在电路中加了个非门，使RCO 进位端的高电平转换为低电平，这样就将两个计数器连接起来了。

因为74LS160 本身即为同步十进制计数器，所以低位的计数器模块我们可

以不用管置数端LOAD及清零端CLR，到9后会自动进位，并重新从0开始计数，直接将他们接入高电平VCC即可，但是高位的74LS160是0-5的六进制计数器，我们需要对CLR 端进行设计和使用。我采用了一个与非门

（NAND2），接到QB,QC端，再接入CLR端，表示当计数器输出为0110 时（即6时），CLR端为低电平，计数器清零。

这样一个从0—59 的六十进制，带显示功能的计数器就设计好了，下图电路即为未封装的原始电路连接图。

ICBD^Z 訝

由于其中电路有些复杂，为了电路的简介与美观，进行电路模块的封装，选中 要封装的部分，选择菜单栏中的PLACE,在下拉菜单中选择Replace by

Subcircuit ，进行电路的封装，封装之后电路图为：

其中101端口为秒模块向分模块的进位端，从秒模块高位的 CLR

端引出的端

-

VCC 列

DCO_rEX

OCP^rEX

2、子模块分的设计及分、秒模块的连接思路：

分模块和秒模块本质的设计思路是一致的，都是0—59的60进制计数器，只不过分模块的低位计数器中，CLK端口接秒模块高位计数器的进位

端I01。下图为两模块连接并封装之后的电路图:

LG U1

3、带清零、暂停功能的分、秒计时器的设计：

在第二步中设计的分、秒模块并没有清零、计时功能，因为使能端和CLR端并未选择性的接高、低电平。

在设计暂停功能时，我选用了一个单刀双掷开关（SPDT），此开关一端接高电平VCC，—端接地，并将它连入四个计数器的使能端（ENP,ENT），通过控制开关来进行暂停和起跑，当开关连高电平时，计数器正常工作，开关接地时计数器暂停。

清零功能的原理和暂停功能是一样的，但由于有计数器到6时清零，所以要在电路中加入一个与门，即计数器到6或者开关接地时（因为CLR为低

电平触发），计数器清零。

封装后电路图如下，其中控制键为空格的单刀双掷开关实现清零功能，控 制键为1的单刀双掷开光实现暂停功能，此图中电路正处在暂停阶段：

下图中为正处于的清零状态下电路:

分模块中高位计数器CLR 端加的与门

:

4、子模块时的设计，以及时分秒模块的串接：

小时模块是一个0—23的24进制计数器，低位计数器设计思路与分和秒模块是完全相似的，高位计数器唯一不同的地方就是当总体计数为0010 （2）0100（4）时，实现清零功能，封装之后电路图为：

24h_rca

104

2^h

其中封装部分电路如下图:

U2 U5

iH

IO5

ice

107

101Q

1011

同分、秒模块的串接，我们可以将时模块也串接到电路当中:

□CD 0 DCC 七nm wr nm ws nm nrn - -

Vi

5、星期模块的设计，以及星期、时、分、秒模块的串接：

由于星期模块是一个1-7的七进制计数器，所以只需要一个74LS160和一个LED显示元器件就可以了。但由于是从1开始循环计数，所以不能使用CLR清零端，需要利用LOAD置数端来实现。

令B,C,D端接地，A端接VCC高电平，当LOAD端送入一个低电平触发时，表示计数从置数0001重新开始。又用了一个与或门（NAND3 ），分别连接QA,QB,QC端，并送入LOAD置数端，表示当计数为0111（7）时，置数端送入一个低电平进行触发。电路如下图所示：