实验五VerilogHDL设计简单门电路
中文版VerilogHDL简明教程
Verilog HDL是一种硬件描述语言，用于从算法级、门级到开关级的多种抽象设计层次的数字系统建模。
被建模的数字系统对象的复杂性可以介于简单的门和完整的电子数字系统之间。
数字系统能够按层次描述，并可在相同描述中显式地进行时序建模。
Verilog HDL 语言具有下述描述能力：设计的行为特性、设计的数据流特性、设计的结构组成以及包含响应监控和设计验证方面的时延和波形产生机制。
所有这些都使用同一种建模语言。
此外，Verilog HDL 语言提供了编程语言接口，通过该接口可以在模拟、验证期间从设计外部访问设计，包括模拟的具体控制和运行。
Verilog HDL语言不仅定义了语法，而且对每个语法结构都定义了清晰的模拟、仿真语义。
因此，用这种语言编写的模型能够使用Verilog仿真器进行验证。
语言从C编程语言中继承了多种操作符和结构。
Verilog HDL提供了扩展的建模能力，其中许多扩展最初很难理解。
但是，Verilog HDL语言的核心子集非常易于学习和使用，这对大多数建模应用来说已经足够。
当然,完整的硬件描述语言足以对从最复杂的芯片到完整的电子系统进行描述。
历史Verilog HDL语言最初是于1983年由Gateway Design Automation公司为其模拟器产品开发的硬件建模语言。
那时它只是一种专用语言。
由于他们的模拟、仿真器产品的广泛使用，Verilog HDL 作为一种便于使用且实用的语言逐渐为众多设计者所接受。
在一次努力增加语言普及性的活动中，Verilog HDL语言于1990年被推向公众领域。
Open Verilog International （OVI）是促进Verilog发展的国际性组织。
1992年，OVI决定致力于推广Verilog OVI标准成为IEEE标准。
这一努力最后获得成功，Verilog 语言于1995年成为IEEE标准，称为IEEE Std 1364－1995。
基于VerilogHDL的通信系统设计第4章简单逻辑电路实现.ppt
在数据结构中，线性结构主要有线性表、栈和队列。FIFO （先进先出）队列是一种常见的内存单元，其特点是：写入操 作在队列的一端，而读出操作要在队列的另一端进行。
基于Verilog HDL的通信系统设计
4-4 本章小结
本章通过对一些简单的组合逻辑电路和时序逻辑电路的介绍， 使读者对简单数字电路实现有了一定的认识，为后续章节复杂数 字逻辑电路的设计打下了基础。本章的例子具有一定的参考价值， 可以直接引用到其它数字系统设计中，读者应该从本章的范例中 体会数字电路的描述方法，熟悉简单的数字电路的实现原理。
4-2-5 串并转换电路
在数字元通信系统中常常需要将串行数据流转化成并行数据流 或将并行数据流转化成串行数据流来处理，常常需要串并或并串电 路完成以上转换过程。串并转换电路就主要用于将多位串行输入数 据转换为一路并行输出数据，它的实现方式有很多种，可以采用移 位寄存器或采用状态机来实现串并转换功能。
基于Verilog HDL的通信系统设计
4-1-5 全加器
全加器与半加器的区别是：全加器有三个输入埠，其中， 有两个输入埠和半加器相同，唯一不同的是增加了低位二进制 数相加输出到本位的进位信号。全加器可以通过真值表化简获 得输入信号和输出信号的逻辑表达式，利用基本门电路实现； 可以通过半加器的级联方式实现，本例采用半加器的级联实现 全加器的功能。
基于Verilog HDL的通信系统设计
4-2-4 计数器
在数字系统中，计数器不但可以统计输入脉冲个数，进行计时 和计数，而且还可以实现信号分频、定时、产生节拍脉冲和脉冲序 列等，其应用极其广泛。一般计数器包含：同步计数器、异步计数 器、加法减法计数器以及可逆计数器等。一般的时序逻辑很容易实 现计数功能。
可编程逻辑器件实验报告
一、实验目的通过本次实验，使学生掌握可编程逻辑器件（FPGA）的基本原理和操作方法，了解其结构特点和应用领域。
通过实验，培养学生动手实践能力和创新意识，提高学生运用FPGA进行数字系统设计和验证的能力。
二、实验原理可编程逻辑器件（FPGA）是一种高度集成的数字电路，具有可编程性、可扩展性和可重用性。
FPGA主要由可编程逻辑单元、可编程互连资源、时钟管理单元、I/O单元等组成。
通过编程，用户可以根据自己的需求定制FPGA内部逻辑结构，实现各种数字电路功能。
FPGA编程通常采用硬件描述语言（HDL），如VHDL或Verilog。
HDL描述了电路的功能和结构，通过编译和综合，生成FPGA内部的逻辑资源分配和互连关系。
实验中，我们将使用Quartus II软件进行FPGA编程和仿真。
三、实验内容1. FPGA基础操作（1）安装Quartus II软件，熟悉软件界面和基本操作。
（2）搭建FPGA实验平台，包括FPGA开发板、电源、连接线等。
（3）将FPGA开发板连接到计算机，进行硬件初始化和配置。
2. FPGA编程（1）使用VHDL或Verilog语言编写实验程序，实现简单的数字电路功能，如全加器、编码器、译码器等。
（2）将编写好的程序导入Quartus II软件，进行编译和综合。
（3）观察编译报告，检查程序语法错误和资源占用情况。
（4）进行仿真，验证程序功能是否正确。
3. FPGA下载与验证（1）将编译后的程序下载到FPGA芯片中。
（2）使用示波器或逻辑分析仪等工具，观察FPGA输出的波形，验证程序功能。
（3）根据实验要求，修改程序参数，优化电路性能。
四、实验步骤1. 搭建实验平台（1）将FPGA开发板连接到计算机，确保所有连接线正确。
（2）检查电源电压，确保FPGA芯片供电正常。
2. 编写程序（1）打开Quartus II软件，创建新工程。
（2）选择合适的HDL语言，编写实验程序。
（3）保存程序，并添加到工程中。
verilog中一些基本的门电路如pmos和nmos等
verilog中⼀些基本的门电路如pmos和nmos等最近在分析波形的时候，发现某个PAD模型的⾏为与想象的不⼀致，就进⼊stdcell⾥⾯看了下，主要是pmos和nmos相关的东西，暂列如下：开关级基元14种是实际的MOS关的抽象表⽰，分电阻型（前缀r表⽰）和⾮电阻型；（1）MOS开关·nmos开关：控制信号⾼，开关导通，否则关闭；·pmos开关：控制信号低，开关导通，否则关闭；·cmos开关：模拟了nmos和pmos开关的组合，⼀般ncontrol和pcontrol是互补信号：coms 实例名(out,data,ncontrol,pcontrol);（2）双向开关：MOS开关只提供了单向驱动能⼒，双向开关的每个脚都声明为inout类型，可做输⼊驱动或输出被驱动，即可以互相驱动且随时保持⼀致。
⽆条件双向开关tran和有条件双向开关tranif0（只有当conrol为0时两端互相驱动）、tranfi1（当control为1时两端互相驱动）:tranifx 实例名(inout1,inout2,control);bufif1, bufif0, notif1, notif0 gatesThe instantiation of these tri-state gates (Example 3) can contain zero, one, two, or three delays. The strength declaration should contain two specified strengths - strength1 and strength0 (see Strengths for more explanations).These gates have three ports: the first is an output port, the second is a data port, and the third is a control port. The control port is used to set gates in high-impedance state.bufif0control input01x zdata input 00z L L11z H Hx x z x xz x z x xbufif1control input01x zdatainput0z0L L1z1H Hx z x x xz z x x x。
verilog实验报告
verilog实验报告Verilog实验报告引言：Verilog是一种硬件描述语言（HDL），用于设计和模拟数字电路。
它是一种高级语言，能够描述电路的行为和结构，方便工程师进行数字电路设计和验证。
本实验报告将介绍我在学习Verilog过程中进行的实验内容和所获得的结果。
实验一：基本门电路设计在这个实验中，我使用Verilog设计了基本的逻辑门电路，包括与门、或门和非门。
通过使用Verilog的模块化设计，我能够轻松地创建和组合这些门电路，以实现更复杂的功能。
我首先创建了一个与门电路的模块，定义了输入和输出端口，并使用逻辑运算符和条件语句实现了与门的功能。
然后，我创建了一个测试模块，用于验证与门的正确性。
通过输入不同的组合，我能够验证与门的输出是否符合预期。
接下来，我按照同样的方法设计了或门和非门电路，并进行了相应的测试。
通过这个实验，我不仅学会了使用Verilog进行基本门电路的设计，还加深了对逻辑电路的理解。
实验二：时序电路设计在这个实验中，我学习了如何使用Verilog设计时序电路，例如寄存器和计数器。
时序电路是一种具有状态和时钟输入的电路，能够根据时钟信号的变化来改变其输出。
我首先设计了一个简单的寄存器模块，使用触发器和组合逻辑电路实现了数据的存储和传输功能。
然后，我创建了一个测试模块，用于验证寄存器的正确性。
通过输入不同的数据和时钟信号，我能够观察到寄存器的输出是否正确。
接下来，我设计了一个计数器模块，使用寄存器和加法电路实现了计数功能。
我还添加了一个复位输入，用于将计数器的值重置为初始状态。
通过测试模块，我能够验证计数器在不同的时钟周期内是否正确地进行计数。
通过这个实验，我不仅学会了使用Verilog设计时序电路，还加深了对触发器、寄存器和计数器的理解。
实验三：组合电路设计在这个实验中，我学习了如何使用Verilog设计组合电路，例如多路选择器和加法器。
组合电路是一种没有状态和时钟输入的电路，其输出只取决于当前的输入。
合工大FPGA实验报告
《电子工程师基本硬件实践技能训练（下）》实验报告系（院）：计算机与信息学院专业：通信工程班级：姓名：学号：指导教师：许良凤吴从中周红平学年学期: 2018 ~ 2019 学年第一学期2018年12月23日实验一 7段数码显示译码器设计一、实验目的（1）学习使用Verilog HDL语言设计简单组合逻辑电路。
（2）学习使用case语句来描述真值表。
二、实验设备与器材GW-PK2 EDA实验箱一台。
三、实验内容及实验步骤（1）用Verilog HDL设计一个共阴数码管的译码电路，用case语句描述7段译码器的真值表。
（2）编译、综合、适配、下载，验证结果。
（3）进行功能仿真。
（4）设计提示：建议选实验电路模式6，用数码8显示译码输出（PIO46～PIO40），键8、键7、键6、键5四位控制输入，硬件验证译码器的工作性能。
注意，在仿真中，4位输入都必须用总线方式给数据。
具体步骤：（1）用文本方式输入设计文件并存盘。
（2）选择目标器件并编译、综合。
（3）进行时序仿真。
（4）锁定引脚，并编译、综合。
（5）在实验箱上选择模式6。
（6）将数据下载到实验箱。
（7）在实验箱上验证7段显示数码器的功能。
实验代码如下module DECL7S (A,LED7S);input[3:0] A; output[6:0] LED7S;reg[6:0] LED7S;always@(A)case(A)4'b0000 : LED7S <= 7'B0111111;4'b0001 : LED7S <= 7'B0000110;4'b0010 : LED7S <= 7'B1011011;4'b0011 : LED7S <= 7'B1001111;4'b0100 : LED7S <= 7'B1100110;4'b0101 : LED7S <= 7'B1101101;4'b0110 : LED7S <= 7'B1111101;4'b0111 : LED7S <= 7'B0000111;4'b1000 : LED7S <= 7'B1111111;4'b1001 : LED7S <= 7'B1101111;4'b1010 : LED7S <= 7'B1110111;4'b1011 : LED7S <= 7'B1111100;4'b1100 : LED7S <= 7'B0111001;4'b1110 : LED7S <= 7'B1111001;4'b1111 : LED7S <= 7'B1110001;default : LED7S <= 7'B0111111;endcaseEndmodule2.编译、综合、适配、下载，验证结果。
Verilog-HDL电路设计
第五章 Verilog-HDL电路设计1.基础知识1.1 模块结构▪端口定义 module 模块名(输入输出端口列表);▪端口说明 input 输入端口；output 输出端口;▪信号说明 wire[n-1:0] x, y, z;reg[n-1] u, v, w;▪功能定义1.2数据类型▪ reg型▪ wire型1.3基本语句▪ assign语句，过程赋值语句（=和<=）▪if …else 和case语句▪ for和while语句▪ always和initial块语句1.4建模方法▪结构建模（门级建模和模块实例化）▪行为建模（数据流建模和顺序行为建模）2.基本逻辑电路2.1 引例设计实现一个3人表决电路，若3个人中有2人或者超过2人同意，则表决通过；否则表决不通过。
解：①理解题意。
设a, b, c分别代表3个人，同意用1表示，不同意用0表示。
y代表表决结果，1表示通过，0表示不通过。
根据题意，当a,b,c三个中有2个为1，或者3个为1时，y=1；否则y=0。
③根据真值表，列输出方程：④化简方程⑤根据化简后的方程画出电路图2.1.1 对应①建模①当a, b ,c三个中有2个为1，或者3个为1时，y=1；否则y=0. module decision_1(a,b,c,y);input a,b,c;output y;reg y;always @(a, b, c)if ((a&b==1)|(b&c==1)|(c&a==1)|(a&b&c==1))y = 1;elsey = 0;endmodule2.1.2 对应②建模②真值表module decision_2(a,b,c,y); input a,b,c;output y;reg y;always @(a, b, c)case ({a, b, c})3'b000:y = 0; 3'b001:y = 0; 3'b010:y = 0;3'b011:y = 1;3'b100:y = 0;3'b101:y = 1;3'b110:y = 1;3'b111:y = 1;endcaseendmodule2.1.3 对应③建模③根据真值表，列输出方程module decision_3(a,b,c,y);input a,b,c;output y;assign y = (~a&b&c)|(a&~b&c)|(a&b&~c)|(a&b&c);endmodule2.1.4对应④建模④化简方程module decision_4(a,b,c,y);input a,b,c;output y;assign y = (b&c)|(a&c)|(a&b);endmodule2.1.5对应⑤建模module decision_5(a,b,c,y);input a,b,c;output y;wire ab, bc, ca;and (ab, a, b),(bc, b, c),(ca ,c, a);or (y, ab, bc, ca);endmodule2.2基本组合逻辑电路数字逻辑电路就本质而言，分为组合逻辑和时序逻辑两大类。
verilog编程实例
verilog编程实例我们需要明确这个电路的功能和设计要求。
假设我们需要实现一个4位二进制加法器，即输入两个4位的二进制数，输出它们的和。
为了简化问题，我们先考虑只有无符号整数的加法，即只需要实现两个正整数的相加。
接下来，我们可以使用Verilog语言来描述这个电路的结构和行为。
我们首先声明输入端口和输出端口的位宽，即4位。
然后，我们定义一个module，命名为"binary_adder"。
在这个module中，我们定义了两个4位的输入信号a和b，以及一个4位的输出信号sum。
同时，我们还定义了一个内部信号carry，用于记录进位信息。
在module的主体部分，我们使用assign语句来实现信号之间的逻辑关系。
具体地，我们可以通过逐位相加的方式，将输入信号a和b的每一位与进位carry相加，并将结果存储在输出信号sum的对应位上。
同时，我们还需要更新进位carry的值，以确保加法运算的正确性。
为了实现这个逻辑，我们可以使用Verilog中的加法运算符"+"和逻辑与运算符"&"。
通过对输入信号的每一位进行逐位运算，我们可以得到输出信号sum的每一位的值。
同时，我们还需要根据输入信号和进位carry的值，计算出新的进位carry的值。
在实际的Verilog编程中，我们需要注意信号的声明和赋值的顺序。
一般而言，我们需要先声明信号，然后再通过assign语句对信号进行赋值。
这样可以确保信号的值能够正确传递和计算。
完成Verilog代码的编写后，我们需要使用相应的仿真工具来验证电路的功能。
常用的仿真工具有ModelSim和Xilinx ISE等。
通过仿真工具，我们可以为输入信号a和b设置不同的值，并观察输出信号sum的变化。
通过比较输出信号sum和预期的结果，我们可以验证电路的正确性。
除了验证电路的正确性外，我们还可以通过综合工具将Verilog代码转换成对应的门级电路。
VerilogHDL第五讲Verilog实例
input [3:0] data_in ;
input EN ; output [6:0] data_out ;
reg [6:0] data_out ; always @(data_in or EN ) begin
data_out = 7'b1111111; if (EN == 1)
clk,clrb;
input[3:0]
d;
output[3:0] q;
flop f1(d[0],clk,clrb,q[0],),
f2(d[1],clk,clrb,q[1],),
f3(d[2],clk,clrb,q[2],),
f4(d[3],clk,clrb,q[3],);
endmodule
第17页，共38页。
第五讲 门电路的描述和设 计实例
第1页，共38页。
5.1基本门电路的描述
一个逻辑电路是由许多逻辑门和开关所组成， 因此用逻辑门的模型来描述逻辑电路结构 是最直观的。VerilogHDL提供了一些描述 门类型的关键字，可以用于门级结构建模。
VerilogHDL内含的基本元件模型共有26种， 其中14种为基本门级元件，12种为开关级 元件，
第4页，共38页。
5.1.2基本门的逻辑真值表
Nand和nor真值表
nand 0 1 x z nor 0 1 x z
0 1 1 110 1 1 0 xx1 x 1 x xxx z 1 x xxz
10xx 0000 x0xx x0xx
第5页，共38页。
Xor和xnor真值表
xor 0 1 x z xnor 0 1 x z
Verilog硬件描述语言实验报告
硬件描述语言实验报告班级: 2016133班学号: 201613354姓名: 齐方目录硬件描述语言·····················································································································- 0 - 实验报告·································································································································- 0 - 实验一简单组合逻辑设计·································································································- 2 - 实验二简单分频时序逻辑电路的设计·············································································- 5 - 实验三利用条件语句实现计数分频时序电路·································································- 8 - 实验四阻塞赋值与非阻塞赋值的区别·········································································· - 14 - 实验五用always块实现较复杂的组合逻辑电路 ························································· - 18 -实验一简单组合逻辑设计一、实验目的1.掌握基本组合逻辑电路的实现方法。
verilog门电路组合简单设计例化
Verilog门电路组合简单设计例化一、引言在数字电路设计中，Verilog语言被广泛应用于门电路组合的设计和仿真。
门电路组合的设计是数字电路领域中的基础知识之一，对于理解数字电路的原理和应用至关重要。
本文将围绕Verilog门电路组合的简单设计例化展开讨论，从基础概念开始，逐步深入，帮助读者全面、深刻地理解这一主题。
二、Verilog语言简介Verilog是一种硬件描述语言（HDL），主要用于描述数字逻辑电路。
它类似于一种程序设计语言，但其目的是用于描述电子系统，而不是软件程序。
Verilog具有丰富的语法结构，可以描述从简单的门电路到复杂的集成电路的各个层次。
三、门电路组合简介门电路是数字电路领域的基础组成部分，它由与门、或门、非门等基本逻辑门构成。
组合电路是一种数字电路，它的输出完全取决于当前输入状态，与电路的历史状态无关。
门电路组合设计就是通过组合这些基本的逻辑门，构建出完成特定逻辑功能的电路。
四、Verilog门电路组合的设计流程1. 确定功能需求：首先需要明确要设计的门电路要实现什么功能，比如加法器、减法器、比较器等。
2. 逻辑设计：根据功能需求，进行逻辑设计，确定需要用到的基本逻辑门，以及它们之间的连接关系。
3. Verilog编写：利用Verilog语言描述逻辑设计，包括模块的定义、端口的声明、逻辑功能的描述等。
4. 仿真验证：通过仿真工具对Verilog代码进行仿真验证，确保设计符合预期的功能需求。
5. 综合与布局：进行逻辑综合和布局布线，将逻辑设计映射到实际的物理电路中。
6. 下载与测试：将设计好的Verilog门电路下载到目标芯片中进行测试，验证设计的正确性和稳定性。
五、深入理解Verilog门电路组合设计在Verilog门电路组合的设计过程中，需要注意以下几个重要的方面。
1. 模块化设计：在实际设计时，应该将功能模块化，保持清晰的模块划分，利用模块化的设计思想，可以提高设计的可维护性和可重用性。
中文版Verilog HDL简明教程：第5章 门电平模型
中文版Verilog HDL简明教程：第5章门电平模型本章讲述Verilog HDL为门级电路建模的能力，包括可以使用的内置基本门和如何使用它们来进行硬件描述。
5.1 内置基本门Verilog HDL中提供下列内置基本门：1) 多输入门：and, nand,or, nor,xor,xnor2) 多输出门：buf, not3) 三态门：bufif0, bufif1, notif0,notif14) 上拉、下拉电阻：pullup, pulldown5) MOS开关：cmos, nmos, pmos, rcmos, rnmos, rpmos6) 双向开关：tran,tranif0, tranif1, rtran, rtranif0, rtranif1门级逻辑设计描述中可使用具体的门实例语句。
下面是简单的门实例语句的格式。
gate_type[instance_name] (term1, term2, . . . ,termN);注意，instance_name是可选的；gate_type为前面列出的某种门类型。
各term用于表示与门的输入/输出端口相连的线网或寄存器。
同一门类型的多个实例能够在一个结构形式中定义。
语法如下:gate_type[instance_name1] (term11, term12, . . .,term1N),[instance_name2] (term21, term22, . . .,term2N),. . .[instance_nameM] (termM1, termM2, . . .,termMN);5.2 多输入门内置的多输入门如下:and nand nor or xor xnor这些逻辑门只有单个输出，1个或多个输入。
多输入门实例语句的语法如下:multiple_input_gate_type[instance_name] (OutputA, Input1, Input2, . . .,InputN);第一个端口是输出，其它端口是输入。
HDL实验报告
HDL实验报告HDL实验报告专业：学号：姓名：指导⽼师：⽬录实验⼀：modelsim软件使⽤ (3)实验⼆：简单组合电路设计 (5)实验三：⼆进制全加器设计 (7)实验四：⼆进制计数器设计 (12)实验五：基本IO⼝硬件实现 (16)实验⼀Modelsim 仿真软件的使⽤⼀、实验⽬的（1）熟悉Modelsim 软件；（2）掌握Modelsim 软件的编译、仿真⽅法（3）熟练运⽤Modelsim 软件进⾏HDL 程序设计开发⼆、实验步骤（1）学习，练习使⽤Modelsim软件（2）⽤ Verilog HDL 程序实现⼀个异或门，Modelsim 仿真，观察效果三、实验结果1.程序：module yihuo（a,b,c）;input a,b;output c;assign c=a^b;endmodule测试⽂件：module t_yihuo;reg a,b;wire c;initialbegina=1’b0;b=1’b0;#20 a=1’b1;b=1’b0;#20 a=1’b0;b=1’b1;#20 a=1’b1;b=1’b1;endyihuo u1(a,b,c);endmodule仿真波形：四、⼼得1、编程时候要注意不能少了句⼦末尾的分号;（1）掌握基于Modelsim 的数字电路设计⽅法；（2）熟练掌握HDL 程序的不同实现⽅法⼆、实验内容设计⼀个三⼈表决器（⾼电平表⽰通过），实验内容如下：（1）三个⼈，⼀个主裁判，两个副裁判；（2）规则：只要主裁判同意，输出结果为通过；否则，按少数服从多数原则决定是否通过。
使⽤ Verilog HDL 程序实现上述实验内容，并使⽤modelsim 仿真(要求：⾄少使⽤两种⽅法实现上述实验内容和testbench)。
三、实验结果程序1module one (ina,inb,inc,outc);input ina,inb,inc;output outc;reg outc;always @(ina or inb or inc)outc=ina|inb&inc;endmodule程序2module one (ina,inb,inc,outc);input ina,inb,inc;output outc;asign outc=ina|inb&inc;endmodule测试⽂件：module t_biaojue;reg a,b,c;wire y;initialbegina=1'b0;forever #10 a=~a;endinitialbeginb=1'b0;forever #20 b=~b;endinitialbeginc=1'b0;forever #40 c=~c;endone t(a,b,c,y);endmodule仿真波形如下：实验⼼得：（1）熟悉Verilog HDL 元件例化语句的作⽤（2）熟悉全加器的⼯作原理（3）⽤Verilog HDL 语⾔设计四位⼆进制全加器，并仿真，下载验证其功能⼆、实验原理（1）⼀位全加器原理：Ai，Bi 分别是两个⼆进制位，Ci-1 是前级进位，Ci 是进位，Si 是加法结果。
Verilog基本电路设计逻辑仿真实验报告
实验报告1、基本门电路一、实验目的1、了解基于Verilog的基本门电路的设计及其验证。
2、熟悉利用EDA工具进行设计及仿真的流程。
3、学习针对实际门电路芯片74HC00、74HC02、74HC04、74HC08、74HC32、74HC86进行VerilogHDL设计的方法。
二、实验环境Libero仿真软件。
三、实验内容1、掌握Libero软件的使用方法。
2、进行针对74系列基本门电路的设计，并完成相应的仿真实验。
3、参考教材中相应章节的设计代码、测试平台代码（可自行编程），完成74HC00、74HC02、74HC04、74HC08、74HC32、74HC86相应的设计、综合及仿真。
4、提交针对74HC00、74HC02、74HC04、74HC08、74HC32、74HC86）的综合结果，以及相应的仿真结果。
（任选一个．．．．四、实验结果和数据处理1、所有模块及测试平台代码清单．．//74HC00代码-与非// HC00.vmodule HC00(A,B,Y);input [4:1]A,B;output [4:1]Y;assign Y=~(A&B);endmodule//74HC00测试平台代码// test.v`timescale 1ns/1nsmodule test1();reg [4:1]a,b;wire [4:1]y;HC00 u1(a,b,y);initialbegina=4'b0000; b=4'b0001;#10 b=b<<1;#10 b=b<<1;#10 b=b<<1;a=4'b1111; b=4'b0001; #10 b=b<<1;#10 b=b<<1;#10 b=b<<1;endendmodule//74HC02代码-或非// HC02.vmodule HC02(A,B,Y); input [4:1]A,B;output [4:1]Y;assign Y=~(A|B); endmodule//74HC02测试平台代码// test.v`timescale 1ns/1ns module test2();reg [4:1]a,b;wire [4:1]y;HC02 u2(a,b,y);initialbegina=4'b0000; b=4'b0001; #10 b=b<<1;#10 b=b<<1;#10 b=b<<1;a=4'b1111; b=4'b0001; #10 b=b<<1;#10 b=b<<1;#10 b=b<<1;endendmodule//74HC04代码-非// HC04.vmodule HC04(A,Y); input [6:1]A;output [6:1]Y;assign Y=~A; endmodule//74HC04测试平台代码// test.v`timescale 1ns/1ns module test3();reg [6:1]a;wire [6:1]y;HC04 u3(a,y);initialbegina=4'b000001;#10 a=a<<1;#10 a=a<<1;#10 a=a<<1;#10 a=a<<1;#10 a=a<<1;endendmodule//74HC08代码-与// HC08.vmodule HC08(A,B,Y); input [4:1]A,B; output [4:1]Y; assign Y=A&B;endmodule//74HC08测试平台代码// test.v`timescale 1ns/1ns module test4();reg [4:1]a,b;wire [4:1]y;HC08 u4(a,b,y);initialbegina=4'b0000; b=4'b0001; #10 b=b<<1;#10 b=b<<1;#10 b=b<<1;a=4'b1111; b=4'b0001; #10 b=b<<1;#10 b=b<<1;#10 b=b<<1;endendmodule//74HC32代码-或// HC32.vmodule HC32(A,B,Y); input [4:1]A,B;output [4:1]Y;assign Y=A|B; endmodule//74HC32测试平台代码// test.v`timescale 1ns/1ns module test5();reg [4:1]a,b;wire [4:1]y;HC32 u5(a,b,y);initialbegina=4'b0000; b=4'b0001; #10 b=b<<1;#10 b=b<<1;#10 b=b<<1;a=4'b1111; b=4'b0001; #10 b=b<<1;#10 b=b<<1;endendmodule//74HC86代码-异或// HC86.vmodule HC86(A,B,Y); input [4:1]A,B;output [4:1]Y;assign Y=A^B; endmodule//74HC86测试平台代码// test.v`timescale 1ns/1ns module test6();reg [4:1]a,b;wire [4:1]y;HC86 u6(a,b,y);initialbegina=4'b0000; b=4'b0001; #10 b=b<<1;#10 b=b<<1;a=4'b1111; b=4'b0001;#10 b=b<<1;#10 b=b<<1;#10 b=b<<1;endendmodule2、第一次仿真结果（任选一个门，请注明，插入截图，下同．．．．．．．．．．．．．．．．．）。
VerilogHDL基础实验可编程实验报告
可编程逻辑器件设计实验报告实验名称：第二部分：VerilogHDL基础实验实验目的：掌握Quartus II 软件的基本使用方法，完成基本时序电路设计实验时间： 2014 年 06 月 19 日地点： 803实验室学生姓名：学号：实验名称：简单D触发器实验一简单D触发器1、实验步骤（1）创建工程启动New Project Wizard，创建一个工程。
（2）创建文件选择菜单File—>New—>Verilog HDL File，创建一个Verilog HDL文件，在Verilog HDL文件中编写能够完成实验功能的Verilog HDL代码。
（3）编译工程选择菜单Processing —>Start Compilation，或者单击按钮。
（4）观察RTL视图选择菜单Tools—>Netlist Viewers—>RTL Viewer即可生成RTL视图。
（5）仿真1）.创建VWF文件选择菜单File—>New—>Vector Waveform File2）. 设定“End Time”选择菜单Edit File—> End Time，在弹出的对话框中将Time设置为20us。
3）.在VWF文件中输入信号节点选择菜单View—>Utility Windows—>Node Finder，在出现的对话框中将Filter框中设置为Pins：all，再单击List按钮，从端口列表中选择需要观察的并拖到波形编辑窗口中。
4）.编辑输入信号波形5）.观察仿真结果选择菜单Processing—>Start Simulation，或者单击按钮，观察输出波形。
2. VerilogHDL代码module _DFF (clk,d,q);input clk,d;output q;reg q;always@ (posedge clk)beginq<=d;endendmodule3. RTL 视图4.仿真波形实验二同步置数的D触发器1.实验步骤（1）创建工程启动New Project Wizard，创建一个工程。
Verilog HDL程序设计
Verilog HDL程序设计一、实验目的：1．掌握Verilog HDL程序的设计方法2．熟悉Quartus_II 9.0的安装3．熟悉Quartus_II 9.0的使用二、实验工具：Quartus_II 9.0三、上机内容：本上机实验采用Verilog HDL描述一个基本的数字逻辑单元(数据选择器、加法器等)，在Quartus_II 9.0中进行仿真，并观察逻辑综合后得到的RTL图。
Verilog HDL是一种硬件描述语言（HDL: Hardware Discription Language），是一种以文本形式来描述数字系统硬件的结构和行为的语言，用它可以表示逻辑电路图、逻辑表达式，还可以表示数字逻辑系统所完成的逻辑功能。
模块是Verilog 的基本描述单位，用于描述某个设计的功能或结构及其与其他模块通信的外部端口。
一个设计的结构可使用开关级原语、门级原语和用户定义的原语方式描述; 设计的数据流行为使用连续赋值语句进行描述; 时序行为使用过程结构描述。
一个模块可以在另一个模块中调用。
模块的定义从关键字module开始，到关键字endmodule结束，每条Verilog HDL语句以“；”做为结束（块语句、编译向导、endmodule等少数除外）。
一个完整的Verilog模块由以下五个部分组成：1．模块定义行：module module_name (port_list);2．说明部分用于定义不同的项，例如模块描述中使用的寄存器和参数。
语句定义设计的功能和结构。
说明部分和语句可以散布在模块中的任何地方；但是变量、寄存器、线网和参数等的说明部分必须在使用前出现。
为了使模块描述清晰和具有良好的可读性, 最好将所有的说明部分放在语句前。
说明部分包括：寄存器，线网，参数：reg, wire, parameter端口类型说明行：input, output, inout函数、任务：function, task, 等3．描述体部分：这是一个模块最重要的部分，在这里描述模块的行为和功能，子模块的调用和连接，逻辑门的调用，用户自定义部件的调用，初始态赋值，always块，连续赋值语句等等。
第4章 常用电路Verilog HDL设计
102第4章 常用电路Verilog HDL 设计本章我们通过具体实例说明如何用Verilog HDL 设计一些常用的数字电路，这里我们给出了Verilog HDL 描述模型和综合后的原理图。
本章我们还介绍了一些比较复杂的Verilog HDL 设计的综合实例，这些例子说明了可综合Verilog HDL 层次设计的方法。
4.1 常用组合电路模块的设计4.1.1 简单门电路的描述1． 基本门电路的描述下面是一个简单的门电路的例子，我们用几种方式对同一个门电路进行了描述。
例4.1（1） 调用门原语module gate1( a, b, c, d, z );input a, b, c, d;output z;nor( s1, b );or( s2, a, b );and( s3, s1, c, d );nand( z, s2, s3 );endmodule如图4-1所示是其综合以后的原理图。
图4-1 简单的门电路（2） 用assign 连续赋值语句描述module gate2( a, b, c, d, z );input a, b, c, d;output z;wire s1, s2, s3;assign s1 = ~b;assign s2 = a|b;assign s3 = s1&c&d;assign z = ~(s2&s3);endmodule用如下代码描述电路是等效的。
module gate3( a, b, c, d, z );input a, b, c, d;output z;assign z = ~((a|b)&(~b&c&d));endmodule如图4-2所示是其综合以后的原理图。
图4-2简单的门电路（3） 用过程赋值语句描述module gate4( a, b, c, d, z );input a, b, c, d;output z;reg z;reg s1, s2, s3;always @( a or b or c or d )begins1 = ~b;s2 = a|b;s3 = s1&c&d;103104z = ~(s2&s3);endendmodule同样，我们还可以用如下代码描述。
基于HDL实现的基本门电路设计
Verilog HDL模块的一般结构
模块声明 module 模块名（port1,port2,port3…portn); 端口声明语句块 逻辑功能描述语句块 endmodule
1、模块声明
模块声明包括模块名字和模块输入\输出列表， 格式如下：
module 模块（port1,port2,poቤተ መጻሕፍቲ ባይዱt3…portn); 如： module nand2_ex1(a,b,f)； module mux2_1ex1(s,a,b,f)；
标识符可以是任意一组字母、数字以及符号“$”和 下画线“_”的组合，但必须是字母和下画线开头。
标识符是区分大小写的。 如：reg_out,count,p0,f,F,ABC$,
哪些标识符 是合法的？
_M1_D1,8_data,*out,
input,
课堂练习
用三种方法描述2输入的或非门电路的 Verilog代码
2、端口声明语句
input 端口名1，端口名2……；//声明输入端口
如：input a,b;
//a、b为输入端口
output 端口名1，端口名2……；//声明输出端口
如：ouput f;
//f为输出端口
inout 端口名1，端口名2……；//声明双向端口
如：inout w_r;
//w_r为双向端口
三、Verilog电路模块的一般结构
用Verilog HDL描述的电路设计称为模块，也就是该 电路的Verilog HDL模型。
模块描述某个电路的功能或结构以及与其他模块通 信的外部接口，是Verilog 的基本描述单位。
用Verilog语言编写代码来设计一个电路的过程也就 称为对电路建模的过程。
中文版Verilog HDL简明教程：第5章 门电平模型
中文版Verilog HDL简明教程：第5章门电平模型本章讲述Verilog HDL为门级电路建模的能力，包括可以使用的内置基本门和如何使用它们来进行硬件描述。
5.1 内置基本门Verilog HDL中提供下列内置基本门：1) 多输入门：and, nand,or, nor,xor,xnor2) 多输出门：buf, not3) 三态门：bufif0, bufif1, notif0,notif14) 上拉、下拉电阻：pullup, pulldown5) MOS开关：cmos, nmos, pmos, rcmos, rnmos, rpmos6) 双向开关：tran,tranif0, tranif1, rtran, rtranif0, rtranif1门级逻辑设计描述中可使用具体的门实例语句。
下面是简单的门实例语句的格式。
gate_type[instance_name] (term1, term2, . . . ,termN);注意，instance_name是可选的；gate_type为前面列出的某种门类型。
各term用于表示与门的输入/输出端口相连的线网或寄存器。
同一门类型的多个实例能够在一个结构形式中定义。
语法如下:gate_type[instance_name1] (term11, term12, . . .,term1N),[instance_name2] (term21, term22, . . .,term2N),. . .[instance_nameM] (termM1, termM2, . . .,termMN);5.2 多输入门内置的多输入门如下:and nand nor or xor xnor这些逻辑门只有单个输出，1个或多个输入。
多输入门实例语句的语法如下:multiple_input_gate_type[instance_name] (OutputA, Input1, Input2, . . .,InputN);第一个端口是输出，其它端口是输入。
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实验五VerilogHDL设计简单门电路
一、实验目的
1、学习非门、与门、与非门、或门、或非门、异或门和异或非门的Verilog HDL描述；
2、学习Verilog HDL程序书写方法和QuartusII功能仿真；
3、学习VerilogHDL的行为级电路设计的编写方法；
4、组合电路和时序电路的行为级描述。
二、实验内容
1、参考教材4.2，5.4节，用Verilog HDL分别设计并仿真基本门电路1位全加器f_adder.v，基本门电路如下图所示。
（分别数据流描述方式、结构描述方式或行为描述方式）
图1 1位全加器电路原理图
2、分析比较输出的波形仿真图并验证程序的正确性。
3、参考4.9，5.6节，用Verilog HDL的行为级描述方式描述如下电路图，图中MUX2为2选1数据选择器，FD11为一D触发器。
D
三、实验步骤
1、建立电路的VerilogHDL文件，进行编译，直到编译无误。
2、建立电路的波形文件，编辑输入信号。
3、运行仿真器，并验证仿真。
四、实验报告
1、编写程序
2、调试过程问题分析与解决
3、仿真结果分析。