(完整版)第五章 CMOS组合逻辑电路设计II

第五章CMOS组合逻辑电路设计II －动态CMOS电路第一节动态逻辑门电路的基本结构、原理、特点第二节多米诺（Domino）CMOS电路第三节改进的Domino CMOS电路第四节时钟CMOS （C2MOS）第一节动态逻辑门电路的基本结构、原理、特点一、预充－求值动态CMOS的基本结构和工作原理二、动态CMOS的特点三、动态CMOS的问题四、动态CMOS的级联静态电路：靠管子稳定的导通、截止来保持输出状态除状态反转外，输出始终与VDD和GND保持通路。

动态电路：靠电容来保存信息一、预充－求值动态CMOS 的基本结构和工作原理In 1In 2PDN In 3M e M p Clk Clk Out C L 预充－求值动态CMOS 电路的基本结构工作过程：➢预充阶段：Clk ＝0，Out 被Mp 预充到VDD ，Me 截止，无论输入何值，均不存在直流通路。

此时的输出无效。

➢求值阶段：Clk ＝1，Mp 截止，Me 导通，Out和GND 之间形成一条有条件的路径。

具体由PDN 决定。

若PDN 存在该路径，则Out 被放电，Out 为低电平，“0”。

如果不存在，则预充电位保存在CL 上，Out 为高电平“1”。

➢求值阶段，只能有与GND 间的通路，无与VDD 间的，一旦放电，不可能再充电，只能等下次。

预充FET 求值FET预充－求值动态CMOS 电路的工作原理预充预充求值输出只在此时有效),2,1(Xn X X F Y ⋅⋅⋅=当Clk ＝1时Clk OutClk ＝0时，输出为1，与输入无关OutClk Clk ABCM p M e on off 1off on((AB)+C)例PUNPUN 构成的动态CMOS 电路),2,1(Xn X X F Y ⋅⋅⋅=Clk ＝1时，输出为0，与输入无关当Clk ＝0时一般不用PUN 网络二、动态CMOS的特点•逻辑功能由下拉网络PDN实现。

其结构和设计与互补CMOS 和类NMOS的一样。

•晶体管数目减少，由互补CMOS的2N减为N＋2•输出摆幅不变，V= GND ，V OH= V DDOL•无比电路，器件尺寸不影响输出的逻辑电平•VDD与GND之间不存在直流通路•开关速度提高–扇入只和一个FET相连，输入电容减小，相应负载电容)减小(Cin–无PUN网络，负载电容减小(Cout)一般不用PUN网络VTC ：(是静态量，难以全面反应动态CMOS 性能）•V OL = GND ，V OH = V DD•输入超过NMOS 的阈值电压Vtn 时，PDN 开始导通，但要等一定时间输出才为VOL ，因此VM ＝Vtn •VIH ，VIL 也都等于Vtn ，结果NML 很低•当输入为高，输出节点是悬浮的，对噪声敏感。

但NMH 很高动态：•t PLH 几乎为0，预充时已完成。

MP 的设计可以随意，不影响性能。

增大－预充时间短，但负载加大。

•tPLH 要比同样设计的互补CMOS 稍大一些。

Mn 的存在。

动态CMOS 的性能In 1In 2PDN In 3M e M p ClkClk Out C L 需要额外增加预充时间#Trns V OH V OL V M NM H NML t pHL t pLH t p6 2.5V 0V V 2.5-V V 110ps 0ns 83ps -0.50.51.52.500.51CLKCLK In 1In 2In 3In 4OutIn &CLK Out Time, nsEvaluate Precharge 例静态电路：靠管子稳定的导通、截止来保持输出状态除状态反转外，输出始终与VDD和GND保持通路。

动态电路：靠电容来保存信息动态电路的优点：对NMOS电路：动态电路可降低功耗，无比电路对CMOS电路：用动态电路简化电路，提高速度三、动态CMOS的问题电荷泄漏主要是亚阈电流依靠在电容上动态存储输出值，电荷泄漏使高电平降低，预充动态电路的时钟频率不能过低，最低在250Hz－1kHZ之间。

电荷泄漏的解决方案增加一个高电平保持FET和反相器M kp是弱pMOSFET即W/L<1电荷分享预充后存在CL上的电荷，可能会在中间节点（CA）之间再分配，结果使输出高电平降低，而且无法恢复，还可能形成直流通路。

电荷分享过程中的节点电平变化电荷分享问题V ABDDM1M2C C 1LM M PNV outΦ电荷分享问题C LM1DDC 1V V out (0) =V 1(0) =0电荷分享问题等效电路LDDL DD L f f L DD L C C V C C V C V V C C V C /1)(111+=+=+=一般要求∆Vout ＝VDD －Vf 小于|Vtp|电荷分享解决方案对中间节点也预充时钟反馈Clk和Out之间的耦合。

原因Cgd的影响四、动态CMOS的级联门间级联gate cascade －逻辑门的连接前级预充为1，该高电平会对后级产生影响，使nMOS开启，成为放电，结果导致电荷损失，噪声容限减小，甚至逻辑错误。

注意动态PDN电路间不能直接级联！！！PUN间不能直级联第二节多米诺（Domino ）CMOS 电路为解决动态CMOS 电路的级联而发展的In 1In 2PDNIn 3M e M pClkClk Out1In 4PDNIn 5M eM p ClkClkOut2M kp1 →11 →00 →00 →1加一级反相器，实现不带非逻辑可以用动态PDN 电路直接级联予充V1V2V3V4 V in级联电路中，各级信号会通过一级级的连锁反应传递电平。

好象多米诺骨牌，这也正是电路名称的由来。

M1M2M3M4A BC V V V V 34outDDV V 12C C x yDEABCDE–只实现不带非的逻辑–每个门都必须缓冲–可实现高速，tpHL＝0，只在低－高转换中有延迟•适于高速电路，第一个32位微处理器采用的是这种逻辑类型。

但由于只能实现不带非的逻辑，现在较少使用纯多米诺电路。

多输出多米诺电路V DDFf2f1F1 F=f1·f2V DDC 0P P P 123P 4G G G 123G 4C C C C 4321多输出多米诺电路实现4位进位链C i =G i +P i C i-1解决不带非的逻辑问题A B M e M p ClkClkOut = AB!A !BM kpClk Out = ABM kpM p1 01 0onoff差分多米诺电路静态电路：靠管子稳定的导通、截止来保持输出状态除状态反转外，输出始终与VDD和GND保持通路。

动态电路：靠电容来保存信息动态电路的优点：对NMOS电路：动态电路可降低功耗，无比电路对CMOS电路：用动态电路简化电路，提高速度第三节改进的Domino CMOS电路np CMOS 电路又称NORA逻辑，np Domino是一种改进的多米诺CMOS电路，省了每一级的缓冲器，级联改为由PDN和PUN 交替构成。

预充阶段CLK＝0PDN到高电平PUN到低电平需要两相时钟，即CLK和!CLK CLK例Out＝？np CMOS的连接ckV DDTGckΦΦΦΦ时钟信号的产生两相时钟经过不同延迟两相时钟经过近似相同延迟拉链CMOS Zipper CMOS•为了改进电荷泄漏和电荷分享问题，对普通npCMOS电路的改进。

•电路结构没变，只改变了控制预充晶体管的时钟和电平。

•预充时钟和求值时钟分离。

•预充时预充时钟的电平仍为0和VDD•求值时预充晶体管上的电位为Vdd -|Vtp|和Vtn，结果使预充晶体管为弱导通状态，在求值时起补偿作用。

•问题时钟控制较复杂第四节时钟CMOS （C 2MOS ）V V V inoutDDC C C BLAΦΦV inV outΦΦV DDM N1M N2M M P1P2时钟CMOS 反相器电路仍为互补CMOS只是在PDN 和PUN 间增加时钟控制或在PDN 与GND 及PUN 与VDD 间增加时钟控制。

在PDN与GND及PUN与VDD 间增加时钟控制。

无电荷分享问题正确接法另一种C2MOSV DDΦV in V outΦ时钟信号控制传输门C2MOS作为锁存的NOR 电路真正单相时钟CMOSTrue Single Phase Clock (TSPC) CMOS•采用单相时钟，没有时钟交叠等问题，不会出现错误求值–NMOS logic φ低时预充，φ高时求值–PMOS logic φ高时预充，φ低时求值全加器11111100111010101110110010100110000000C i S i C i-1B i A i 全加器真值表Sum = Ai XOR Bi XOR Ci-1＝PiXORCi-1Ci = AiBi + AiCi-1 + BiCi-1Gi=AiBiPi=Ai Bi ，与Ai+Bi 等价Ci=Gi+PiCi-1基于不同的逻辑类型可以实现不同种类的全加器单元电路互补CMOS传输门DCVSL多米诺CMOSnpCMOS………….. 减少延迟、节省面积，省功耗全加器延迟主要由进位决定全加器设计的关键是进位问题A BS CinFA CoutBiBiBiBiBiBiBiBiAiAiAiAiAiAi AiAi C i-1C i-1C i-1C i-1C i-1!C i!SumA BC inFA C out静态互补CMOS 24＋4B iA iA iC i-1A A i i1A i A i 0C iS i NMOS传输门全加器CMOS 传输门全加器S i =(A i B i )C i-1+(A i B i )C i-1C i = (A iB i )C i-1+ (A iB i )A iC B A S C iiiii-1F1F2M1M2M3M4TG1TG2TG3TG4TG5TG6全加器中进位链的设计全加器ripple carry adders (RCA)减少进位延迟的全加器超前进位carry-lookaheadManchester(曼彻斯特进位链）跳跃进位skip carry选择进位select carry………….4 bit Ripple-carry Adder●简单省面积●太慢！超前进位Carry-lookahead 4 bit Carry-lookahead Adder进位的产生不需依赖前一级，可以直接由本位和最低位的进位获得Gi=AiBiPi=Ai XORBi ，与Ai+Bi 等价，与Ci 无关只产生Si 、Pi 、Gi可以加速进位，但如果超前的位数过多，则进位链过长，仍有速度问题，通常只超前4位。

分块超前进位的全Manchester(曼彻斯特进位链）Clk 为低，Mp 导通，对Ci 预充为高。

Clk 为高时求值。

Pi 为高时Ci ＝Ci-1Ki 为高时Ci 通过M2放电。