计算机系统结构第三章
第三章 计算机网络体系结构ppt课件
图1 OSI参考模型
最顶层
最底层
.
应用层 表示层 会话层 传输层 网络层 数据链路层 物理层
（A）
（P） （S） （T） （N）
（DL） （PH）
通信子网
.
OSI中数据流动过程
用户看到的据流向
向实 际 数 据 流
向实 际 数 据 流
实际数据流向
.
2.3 OSI-RM 各层主要功能概述
1、物理层
2.1 网络体系结构及协议概念
2.1.1 网络体系结构的概念
计算机网络体系结构与网络协议是计算机网络技术 中的关键。
计算机网络的实现需要解决很多复杂的技术问题。 例如：①支持多种通信介质；②支持多厂商和异种机互 联，其中包括软件的通信规定及硬件接口的规范；③支 持多种业务，如远程登录、数据库、分布式计算等；④ 支持高级人机接口。
服务数据单元是指（N）实体为完成（N） 服务用户请求的功能所设置的数据单元
.
2.4.3 、服务原语： 在OSI-RM中，上层使用下层的服务，必须通过下
层交换一些命令，这些命令称为服务原语。
请求：用户要求服务做某项工作
服务原语
指示：用户被告知某事件发生了 响应：用户表示对某事件的响应
确认：用户实体收到关于它的请求答复
● 数据链路层协议分为两类：
● 面向字符型的主要特点是利用已定义好的一组 控制字符完成数据链路控制功能。
● 面向比特型的数据链路层，其规程传送信息的单 位称为帧。帧分为控制帧和信息帧。
.
1、数据链路层的功能
传输链路 传输链路是用于传输数据的通信信道，由双绞线、
光纤、 同轴电缆、微波、卫星通信等构成。 信道分为链路与通路两种：
第三章 计算机系统分层结构
PF
CF
奇偶（偶/奇）
进位（是/否）
PE
CY
PO
NC
3．总线
所谓总线是一组能为多个部件分时共享的公共信息传送线路， 它分时接收各部件送来的信息，并发送信息到有关部件。
由于多个部件连接在一组公共总线上，可能会出现多个部件争 用总线，因此需设置总线控制逻辑以解决总线控制权的有关问题。
总线分类:
CPU内部总线用来连接CPU内的各寄存器与ALU ; 系统总线用来连接CPU、主存储器与I/O接口，它通常包括 三组：数据总线、地址总线和控制总线。 按总线传送的方向可将总线分为单向总线和双向总线。
CPU是计算机的核心组成部分
3.1.1
CPU的组成
• 由算术逻辑部件ALU 、控制器、各种寄存器（寄 存器群）和CPU内部总线（连接部件） • 另：Cache
•
1．ALU部件
ALU的功能是实现数据的算术与逻辑运算 两个输入端口，参加运算的两个操作数，通常 来自CPU中的通用寄存器或ALU总线。 控制信号：ADD,SUB,OR,AND等 输出：运算结果
时序控制方式就是指微操作与时序信号之间采取何种关系，
它不仅直接决定时序信号的产生，也影响到控制器及其他部件的组 成，以及指令的执行速度。
1．同步控制方式
同步控制方式是指各项操作由统一的时序信号进行同步控制。 同步控制的基本特征是将操作时间分为若干长度相同的时钟 周期（也称为节拍），要求在一个或几个时钟周期内完成各个微 操作。在CPU内部通常是采用同步控制方式 。 同步控制方式的优点是时序关系简单，结构上易于集中，相应 的设计和实现比较方便。
计算机系统结构
系统的层次结构
★★
5层
翻译(编译器)
计算机硬件体系结构
3.2 微型计算机主机结构
1) 计算机指令系统
指令：是指计算机执行特定操作的命令。是程 序设计的最小语言单位。
指令构成：操作码+地址码 指令系统：是指一台计算机所能执行的全部指 令的集合。不同型号的计算机有不同的指令系统。 它反映了计算机的处理能力。
指令
分 类
操作码
操作数
结构
操作码 要完成的操作类型或性质
5.双核心CPU的二级缓存 双核心CPU的二级缓存比较特殊，和以前的单 核心CPU相比，最重要的就是两个内核的缓存所保 存的数据要保持一致。
3.2 微型计算机主机结构
3.2.3 总线 总线：是一组连接各个部件的公共通信线路，是计 算机内部传输指令、数据和各种控制信息的高速通 道，是计算机硬件的一个重要组成部分。 总线按所传输信号不同可分为： 数据总线 地址总线 控制总线。
(1) 掩膜式 ROM(Mask ROM) (2) 可编程 PROM(Programmable ROM) (3) 可擦除 EPROM (Erasable PROM) (4) 电可擦 EEPROM(Electrically EPROM) (5) 快擦写 ROM(Flash ROM)
3.2 微型计算机主机结构
操作数 操作的内容或所在的地址
数据传送指令 数据处理指令 •程序控制指令 输入输出指令 其它指令
内存
CPU
＋ － ×÷ And Or……
If Goto……
主机
I/O设备
对计算机的硬件进行管理等
3.5 计算机指令及执行
2 )指令的执行过程
取指令 分析指令 取操作数 执行 回送结果
通常把CPU从内存 并中取出一条指令 并执行这条指令的 时间总和称为指令 周期。
计算机系统结构(第2版(课后习题答案
word 文档下载后可自由复制编辑你计算机系统结构清华第 2 版习题解答word 文档下载后可自由复制编辑1 目录1.1 第一章（P33）1.7-1.9 （透明性概念），1.12-1.18 （Amdahl定律），1.19、1.21 、1.24 （CPI/MIPS）1.2 第二章（P124）2.3 、2.5 、2.6 （浮点数性能），2.13 、2.15 （指令编码）1.3 第三章（P202）3.3 （存储层次性能）， 3.5 （并行主存系统），3.15-3.15 加 1 题（堆栈模拟），3.19 中（3）（4）（6）（8）问（地址映象/ 替换算法-- 实存状况图）word 文档下载后可自由复制编辑1.4 第四章(P250)4.5 （中断屏蔽字表/中断过程示意图），4.8 （通道流量计算/通道时间图）1.5 第五章（P343）5.9 （流水线性能/ 时空图），5.15 （2种调度算法）1.6 第六章（P391）6.6 （向量流水时间计算），6.10 （Amdahl定律/MFLOPS）1.7 第七章（P446）7.3 、7.29（互连函数计算），7.6-7.14 （互连网性质），7.4 、7.5 、7.26（多级网寻径算法），word 文档下载后可自由复制编辑7.27 （寻径/ 选播算法）1.8 第八章(P498)8.12 ( SISD/SIMD 算法)1.9 第九章(P562)9.18 ( SISD/多功能部件/SIMD/MIMD 算法)（注：每章可选1-2 个主要知识点，每个知识点可只选 1 题。
有下划线者为推荐的主要知识点。
）word 文档 下载后可自由复制编辑2 例 , 习题2.1 第一章 (P33)例 1.1,p10假设将某系统的某一部件的处理速度加快到 10倍 ,但该部件的原处理时间仅为整个运行时间的40%，则采用加快措施后能使整个系统的性能提高多少？解：由题意可知： Fe=0.4, Se=10，根据 Amdahl 定律S n To T n1 (1Fe )S n 1 10.6 0.4100.64 Fe Se 1.56word 文档 下载后可自由复制编辑例 1.2,p10采用哪种实现技术来求浮点数平方根 FPSQR 的操作对系统的性能影响较大。
第3章--计算机体系结构
1.则中断级屏蔽位如何设置？ 2.假设在用户程序执行过程中同时出现1，2，3， 4四个中断请求，请画出程序运行过程示意图？
第3章作业2
假设系统有4个中断级，则中断响应次序是 1 2 3 4，如果中断处理次序是4 2 3 1
1.则中断级屏蔽位如何设置？ 2.假设在用户程序执行过程中同时出现1，2，3， 4四个中断请求，请画出程序运行过程示意图？
0
习题3-5
(1)当中断响应次序为1 2 3 4时，其中断处 理次序是？
(2)如果所有的中断处理都各需3个单位时间，中断 响应和中断返回时间相对中断处理时间少得多。 当机器正在运行用户程序时，同时发生第2、3级 中断请求，过两个单位时间后，又同时发生第1、 4级中断请求，请画出程序运行过程示意图?
中断级屏蔽位的设置
中断 处理 程序 级别 第1级 第2级 第3级 第4级 第5级 中断级屏蔽位
1级 1
0 0 0 0
2级 1
1 0 1 1
3级 1
1 1 1 1
4级 1
0 0 1 0
5级 1
0 0 1 1
具体执行 过程如图:
第3章作业1
假设系统有4个中断级，则中断响应次序是 1 2 3 4，如果中断处理次序是1 4 2 3
中断的响应次序和处理次序
中断的响应次序
中断的响应次序是同时发生多个不同中断类的中断 请求时，中断响应硬件中排队器所决定的响应次序 中断响应的次序是用硬件---排队器---来实现的。
排队器重的次序是由高到低固定死的。
中断处理次序：
中断的处理要由中断处理程序来完成，而中断处理 程序在执行前或执行中是可以被中断的，这样，中 断处理完的次序（简称中断处理次序）就可以不同 于中断响应次序。
吉林大学计算机系统结构题库第三章
第三章流水线技术知识点汇总先行控制、流水线、单功能流水线、多功能流水线、静态流水线、动态流水线、部件级流水线、处理机级流水线、处理机间流水线、线性流水线、非线性流水线、顺序流水线、乱序流水线、时空图、流水线性能评价（吞吐率、加速比、效率）、解决流水线瓶颈问题方法、相关（数据相关、名相关、控制相关）、换名技术、流水线冲突（结构冲突、数据冲突、控制冲突）、流水线互锁机制、定向技术、指令调度、预测分支失败、预测分支成功、延迟分支（从前调度、从失败处调度、从成功处调度）、流水寄存器、3种向量处理方式（横向、纵向、纵横）、链接技术。
简答题1.流水技术有哪些特点？（答出4个即可）（知识点：流水线）答：1.将处理过程分解为若干子过程，由专门的功能部件来实现，2各段的时间尽可能相等，3各部件间都有一个缓冲寄存器，4适用于大量重复的时序过程，5需要通过时间和排空时间。
2.什么是静态流水线？什么是动态流水线？（知识点：静态流水线、动态流水线）答：同一时间段内，多功能流水线中的各段只能按同一种功能的连接方式工作；同一时间段内，多功能流水线中的各段可以按照不同的方式连接同时执行多种功能。
3.什么是单功能流水线？什么是多功能流水线？（知识点：单功能流水线、多功能流水线）答：只能完成一种固定功能的流水线。
流水线的各段可以进行不同的连接，以实现不同的功能。
4.什么是线性流水线？什么是非线性流水线？（知识点：线性流水线、非线性流水线）答：流水线的各段串行连接，没有反馈回路。
流水线中除了有串行的连接外，还有反馈回路。
5.列举3种相关。
（知识点：相关）答：数据相关，名相关，控制相关。
6.流水线中有哪三种冲突？各是什么原因造成的？（知识点：流水线冲突）答：结构冲突，硬件资源满足不了指令重叠执行的要求；数据冲突，指令在流水线中重叠执行时需要用到前面指令的执行结果；控制冲突，流水线遇到分支指令和其他会改变PC值的指令。
7.选择至少2种解决流水线结构冲突的方法简述。
计算机体系结构精选ppt
• 于是，计算机又被看成是由主机和外设两 大部分组成。但无论怎样划分，计算机的5大 部件始终是相对独立的子系统，缺一不可。
3.1.2 计算机硬件的典型结构
• 计算机系统的硬件结构包括各种形式的总线结构和通 道结构，它们是各种大、中、小、微型计算机的典型 结构体系。
第三章 计算机体系结构
• 硬件和软件是学习计算机知识经常遇到的术语。 硬件是指计算机系统中实际设备的总称。它可
以是电子的、电的、磁的、机械的、光的元件
或设备，或由它们组成的计算机部件或整个计 算机硬件系统。
• 计算机系统包括大型机、中小型机以及微机等 多种结构形式，其硬件主要包括: 运算器、控 制器、存储器、输入设备和输出设备等部件。
息的通路叫输入/输出总线(I／O总线)，各种I/O设备通过
I/O接口连接在I/O总线上。
这种结构的优点是控
制线路简单，对I/O
总线的传输速率相对
地可降低一些要求。
缺点是I/O设备与主
存储器之间交换信息
一律要经过CPU，将
耗费CPU大量时间，
降低了CPU的工作效
率。
3．小型机的总线型结构
（3）以存储器为中心的双总线结构
备之间均可以通过系统总线交换信息。
备与主存储器交换信息时，
CPU还可以继续处理默认的不
需要访问主存储器或I/O设备
的工作。缺点是同一时刻只允
许连接到单总线上的某一对设
备之间相互传递信息，限制了
信息传送的吞吐量(或称速率)。
此外，单总线控制逻辑比专用
的存储总线控制逻辑更为复杂，
第三章 微型计算机系统
只读存储器（Read Only Memory ）简称ROM， 一般不能写入，即机器掉电，这些数据 也不会丢失。用于存放重复使用固定不 变的程序，典型的如ROM BIOS，用于存 放计算机启动所需指令。 另外，PROM为一次可编程ROM，EPRO M为可擦除可编程ROM。新型的FROM 为电可擦除可编程ROM。
声卡
投影机
实物投影机
外存储器
功能和特点：
外存储器用来存放需要永久保存的或相 对来说暂时不用的各种数据和程序。外存储 器不能被CPU直接访问，必须通过专门设备将 存储在外存中的信息先调入内存中才能为CPU 所利用。外存存取速度慢，但存储容量大， 价格低廉，而且大部分可以移动，便于不同 计算机之间进行信息交流。
内存一般采用半导体存储单元，包括随即
存取存储器（RAM）、只读存储器（ROM ）和闪存和CMOS。
常见的几种内存条
随机存取存储器（Random Access Memory）简称RA M，信息既可以读取，也可以写入，当机器电源 关闭时，存于其中的数据就会丢失。负责临时存 放CPU处理的数据和处理这些数据的程序。 RAM可以分为动态RAM（DRAM）和静态RAM （SRAM），两者区别在于DRAM采用电容上的 电荷有无来表示1和0，所以需要定期刷新，而S RAM采用触发器的开关表示1和0，无需刷新， 速度比DRAM快。
常用输出设备：
微型计算机中常用的输出设备有显示器、 打印机、绘图仪、投影机等。
显示器
显示器由监视器和显示控制适配器（显示 卡）组成。显示器可以分为单色显示器和彩色 显示器两种。有CRT显示器和液晶显示器主要 性能指标为分辨率。目前常用显示器分辩率为 800 × 600、1024 × 768等。
第三章_计算机网络体系结构要点
源进程传送消息到目 标进程的过程： 消息送到源系统的 最高层； 从最高层开始，自 上而下逐层封装； 经物理线路传输到 目标系统； 目标系统将收到的 信息自下而上逐层 处理并拆封； 由最高层将消息提 交给目标进程。
源进程 消息
逻辑通信
目标进程 消息
N+1 N N-1
Pn+1
Pn Pn-1
第三章 计算机网络体系结构
本章学习要点：
网络体系结构与协议的概念
OSI参考模型
TCP/IP参考模型 OSI与TCP/IP两种模型的比较
3.1 网络体系结构与协议的概念
3.1.1 什么是网络体系结构
计算机网络体系结构是指整个网络系统的 逻辑组成和功能分配，它定义和描述了一 组用于计算机及其通信设施之间互连的标 准和规范的集合。 也就是说：为了完成计算机间的通信合作， 把计算机互连的功能划分成有明确定义的 层次，规定了同层次实体通信的协议及相 邻层之间的接口服务。网络体系结构就是 这些同层次实体通信的协议及相邻层接口 的统称，即层和协议的集合。
3.1.2 什么是网络协议 从最根本的角度上讲，协议就是规则。 网络协议，就是为进行网络中的数据交 换而建立的规则、标准或约定。连网的 计算机以及网络设备之间要进行数据与 控制信息的成功传递就必须共同遵守网 络协议。
网络协议主要由以下三要素组成： 语法 语法是以二进制形式表示的命令和相应的结 构，确定协议元素的格式（规定数据与控制 信息的结构和格式）如何讲 语义 语义是由发出请求、完成的动作和返回的响 应组成的集合，确定协议元素的类型，即规 定通信双方要发出何种控制信息、完成何种 动作以及做出何种应答 。讲什么 交换规则 交换规则规定事件实现顺序的详细说明，即 确定通信状态的变化和过程， 。应答关系
计算机系统结构-第三章(习题解答)
计算机系统结构-第三章(习题解答)1. 什么是存储系统？对于一个由两个存储器M 1和M 2构成的存储系统，假设M1的命中率为h ，两个存储器的存储容量分别为s 1和s 2，存取时间分别为t 1和t 2，每千字节的成本分别为c 1和c 2。
⑴ 在什么条件下，整个存储系统的每千字节平均成本会接近于c 2？ ⑵ 该存储系统的等效存取时间t a 是多少？⑶ 假设两层存储器的速度比r=t 2/t 1，并令e=t 1/t a 为存储系统的访问效率。
试以r 和命中率h 来表示访问效率e 。
⑷ 如果r=100，为使访问效率e>0.95，要求命中率h 是多少？⑸ 对于⑷中的命中率实际上很难达到，假设实际的命中率只能达到0.96。
现在采用一种缓冲技术来解决这个问题。
当访问M 1不命中时，把包括被访问数据在内的一个数据块都从M 2取到M 1中，并假设被取到M 1中的每个数据平均可以被重复访问5次。
请设计缓冲深度（即每次从M 2取到M 1中的数据块的大小）。
答：⑴ 整个存储系统的每千字节平均成本为：12s 1s 2c 2s 1s 1c 2s 1s 2s 2c 1s 1c c ++⨯=+⨯+⨯=不难看出：当s1/s2非常小的时候，上式的值约等于c2。
即：s2>>s1时，整个存储器系统的每千字节平均成本会接近于c2。
⑵ 存储系统的等效存取时间t a 为：2t )h 1(1t h t a ⨯-+⨯=⑶r)h 1(h 1t )h 1(t h t t t e 211a 1⨯-+=⨯-+⨯==⑷ 将数值代入上式可以算得：h>99.95% ⑸通过缓冲的方法，我们需要将命中率从0.96提高到0.9995。
假设对存储器的访问次数为5，缓冲块的大小为m 。
那么，不命中率减小到原来的1/5m ，列出等式有：m596.0119995.0--= 解这个方程得：m=16，即要达到⑷中的访问效率，缓冲的深度应该至少是16（个数据单位）。
计算机组成原理——第三章系统总线
计算机组成原理——第三章系统总线3.1 总线的基本概念1. 为什么要⽤总线计算机系统五⼤部件之间的互连⽅式有两种：分散连接——各部件之间使⽤单独的连线总线连接——各部件连到⼀组公共信息传输线上早期的计算机⼤多采⽤分散连接⽅式，内部连线⼗分复杂，尤其当I/O与存储器交换信息时都需要经过运算器，使运算器停⽌运算，严重影响CPU的⼯作效率。
2. 什么是总线总线是连接各个部件的信息传输线，是各个部件共享的传输介质3. 总线上的信息传送串⾏并⾏3.2 总线的分类1. ⽚内总线芯⽚内部的总线CPU芯⽚内部寄存器之间寄存器与算逻单元ALU之间2. 系统总线计算机各部件（CPU、主存、I/O设备）之间的信息传输线按系统总线传输信息不同分为：数据总线——传输各功能部件之间的数据信息双向与机器字长、存储字长有关数据总线宽度——数据总线的位数地址总线——⽤来指出数据总线上的源数据或⽬的数据在主存单元的地址或I/O设备的地址单向（由CPU输出）与存储地址、I/O地址有关地址线位数(2n)与存储单元的个数(n)有关控制总线——⽤来发出各种控制信号的传输线出——中断请求、总线请求⼊——存储器读/写、总线允许、中断确认常见控制信号：时钟：⽤来同步各种操作复位：初始化所有部件总线请求：表⽰某部件需获得总线使⽤权总线允许：表⽰需要获得总线使⽤权的部件已获得了控制权中断请求：表⽰某部件提出中断申请中断响应：表⽰中断请求已被接收存储器写：将数据总线上的数据写⾄存储器的指定地址单元内存储器读：将指定存储单元中的数据读到数据总线上I/O读：从指定的I/O端⼝将数据读到数据总线上I/O写：将数据总线上的数据输出到指定的I/O端⼝内传输响应：表⽰数据已被接收，或已将数据送⾄数据总线上3. 通信总线⽤于计算机系统之间或计算机系统与其它系统（控制仪器、移动通信等）之间的通信通信⽅式：串⾏通信数据在单条1位宽的传输线上，⼀位⼀位地按顺序分时传送。
计算机系统结构(必过版)
4、 虚拟存储器的工作原理、地址空间、种类 原理：把主存储器、磁盘存储器和虚拟存储器都划分成固定大小的页，主存储器的页称 为实页，虚拟存储器中的页称为虚页，把虚拟地址空间映射到主存地址空间 三种地址空间：虚拟地址空间、主存储器地址空间、辅存地址空间 三种虚拟存储器：页式虚拟存储器、段式虚拟存储器、段页式虚拟存储器 5、 段式虚拟存储器与页式虚拟存储器的优缺点 地址映象方法：每个程序段都从 0 地址开始编址，长度可长可短，可以在程序执行过程
对于写回法： 大多数操作只需要写 Cache，不需要写主存； 当发生块失效时，可能要写一个块到主存； 即使是读操作，也可能要写一个块到主存。 对于写直达法： 每次写操作，必须写、且只写一个字到主存。 实际上： 写直达法的写次数很多、每次只写一个字； 写回法是的写次数很少、每次要写一个块。 (3) 控制的复杂性, 写直达法比写回法简单。 对于写回法： 要为每块设置一个修改位，而且要对修改位进行管理； 为了保证 Cache 的正确性，通常要采用比较复杂的校验方式或校正方式。 对于写直达法： 不需要设置修改位； 只需要采用简单的奇偶校验即可。由于 Cache 始终是主存的副本，Cache 一 旦有错误可以从主存得到纠正。 (4) 硬件实现的代价, 写回法要比写直达法好。 对于写直达法： 为了缩短写 Cache 流水段的时间，通常要设置一个小容量的高速寄存器堆 （后行写数缓冲站） ， 每个存储单元要有数据、 地址和控制状态等 3 部分组成。 每次写主存时，首先把写主存的数据和地址写到高速寄存器堆中。 每次读主存时，要首先判断所读数据是否在这个高速寄存器堆中。 写回法不需要设置高速缓冲寄存器堆。 13、预取算法有如下几种： (1) 按需取。当出现 Cache 不命中时，才把需要的一个块取到 Cache 中。 (2) 恒预取。无论 Cache 是否命中，都把下一块取到 Cache 中。 (3) 不命中预取。当出现 Cache 不命中，把本块和下一块都取到 Cache 中。 14、解决 Cache 与主存不一致的主要方法： (1) 共享 Cache 法。能根本解决 Cache 不一致，共享 Cache 可能成为访问的瓶颈，硬件 复杂 (2) 作废法。当某一处理机写局部 Cache 时，同时作废其他处理机的局部 Cache。 (3) 播写法。把写 Cache 的内容和地址放到公共总线上，各局部 Cache 随时监听公共总 线 (4) 目录表法。在目录表中存放 Cache 一致性的全部信息。 (5) 禁止共享信息放在局部 Cache 中。Cache 对系统程序员不透明。
计算机组成原理第3章
*控制存储器(CM)：CPU内部存放微程序的MEM 构成—MOS型半导体、ROM
*
二、存储器的主要性能指标
容量(S)：能存储的二进制信息总量，常以字节(B)为单位
01
速度(B)：常用带宽、存取时间或存取周期表示 存取时间(TA)—指MEM从收到命令到结果输出所需时间； 存取周期(TM)—指连续访存的最小间隔时间，TM=TA+T恢复
&
&
11
*
练习1—某SRAM芯片容量为4K位，数据引脚(双向)为8根，地址引脚为多少根？若数据引脚改为32根，地址引脚为多少根？
*芯片相关参数： 存储阵列容量—
(2)SAM芯片参数与结构
数据引脚数量— 地址引脚数量—
*
*SRAM芯片结构组织： --以Intel 2114 SRAM芯片为例 参数—容量=1K×4位，数据引脚=4根(双向)，地址引脚=10根
…
…
…
存储元
存储元
…
…
…
存储元
存储元
64行×64列
……
存储元
存储元
存储元
存储元
……
13
*
3、SRAM芯片的读写时序
*读周期时序： (存储器对外部信号的时序要求)
tA
tRC
地址
CS
I/O1~4
WE
tOTD
tCO
tCX
数据出
SRAM—CS有效时开始读操作、CS无效时结束读操作
13
*
*写周期时序：
*片选与控制电路： 片选—MEM常由多个芯片组成，读/写操作常针对某个芯片
计算机系统第三章答案
习题3．参考答案：（1）后缀：w，源：基址+比例变址+偏移，目：寄存器（2）后缀：b，源：寄存器，目：基址+偏移（3）后缀：l，源：比例变址，目：寄存器（4）后缀：b，源：基址，目：寄存器（5）后缀：l，源：立即数，目：栈（6）后缀：l，源：立即数，目：寄存器（7）后缀：w，源：寄存器，目：寄存器（8）后缀：l，源：基址+变址+偏移，目：寄存器4．参考答案：（1）源操作数是立即数0xFF，需在前面加‘$’（2）源操作数是16位，而长度后缀是字节‘b’，不一致（3）目的操作数不能是立即数寻址（4）操作数位数超过16位，而长度后缀为16位的‘w’（5）不能用8位寄存器作为目的操作数地址所在寄存器（6）源操作数寄存器与目操作数寄存器长度不一致（7）不存在ESX寄存器（8）源操作数地址中缺少变址寄存器5．参考答案：6．参考答案：（1）xptr、yptr和zptr对应实参所存放的存储单元地址分别为：R[ebp]+8、R[ebp]+12、R[ebp]+16。
（2）函数func的C语言代码如下：void func(int *xptr, int *yptr, int *zptr){int tempx=*xptr;int tempy=*yptr;int tempz=*zptr;*yptr=tempx;*zptr = tempy;*xptr = tempz;}7．参考答案：（1）R[edx]=x（2）R[edx]=x+y+4 （3）R[edx]=x+8*y （4）R[edx]=y+2*x+12 （5）R[edx]=4*y （6）R[edx]=x+y 8．参考答案：（1）指令功能为：R[edx]←R[edx]+M[R[eax]]=0x 00000080+M[0x8049300]，寄存器EDX 中内容改变。
改变后的内容为以下运算的结果：00000080H+FFFFFFF0H因此，EDX 中的内容改变为0x00000070。
计算机系统结构第3章习题处理
作业： 1. 专用总线 数据宽度 中断分类 中断分级 中断响应次序 5. 6. 9. 10.
数据宽度 中断处理次序 通道极限流量
fmax.byte≥ fbyte
而在字节多路通道上，设备对通道要求的流量应是 所挂全部设备的速率之和。如果字节多路通道上所 挂设备台数为m，设备的速率fi实际就是设备发出字 节传送请求的间隔时间的倒数，m台相同速率的设备 其速率之和为mfi，这样，为不丢失信息，就应该满 足： 1/(Ts+Td) ≥ mfi 于是可求得在字节多路通道上所挂接的设备台数m应 满足： m≤1/(Ts+Td)·i f
根据题目所给出的各台设备每发一个字节数据传 送请求的间隔时间，可得各台设备的速率如下：
设备
A
B
C
D
E
F
设备速率fi(B/µ 1/0.2 1/0.25 1/0.5 1/0.19 1/0.4 1/0.21 s)
这样，能满足上述fi不等式要求的，只能是挂B、 C、E、F这4台设备，A和D因为超过了fmax.select ， 所以不能挂。
(2)
中断请求 2 1 3 4 用户程序 1
中断处理程序 2 3 4
t
2.如果通道在数据传送期中选择设备需要9.8µ s，传 送一个字节需要0.2µ s，某低速设备每隔500µ s发 出一个字节数据传送请求，问至多可以接几台这 种低速设备？对于如下A至F这6种设备，一次通 信传送的字节数不少于1024个字节，问哪些可以 挂在此通道上？哪些不能？其中A至F设备每发一 个字节数据传送请求的时间间隔分别为：
了。这就是说，选择通道在宏观上要不丢失设备的 信息，就要限制在通道上所挂设备的速率不能超过 一个限值。 【解答】在字节多路通道方式工作时，限指所挂设 备的台数应为： m≤1/(Ts+Td)·i ＝500µ f s/(9.8+0.2)µ s=50台 在选择通道方式工作时，通道的极限流量为： fmax.select =1/(Ts /n+Td)≥1B/(9.8µs/n+0.2µs) 其中，n≥1024个字节。所以，限制通道上所挂的 设备速率fi ≤1/(9.8/n+0.2)B/µs才行。
3章 加速比
m
平均并行性 A
t
t1
t2
图 3-1 并行性分布图
5．处理机数与时间积 处理机数目 P 与处理时间 Tp 的乘积用以度量这些处理机运行时的工作量 W。 若一程序在P 台处理机上运行的时间为 Tp，则此 P 台处理机在 Tp 时间间隔内完成的工
作最大数量为 Tp * P。（在 Tp 时间内处理机数是可变的，但不会超过 P。） 6．平均并行性 A 完成的工作量总量 W 与所用时间之比。
W=ΔwΣPi*ti i=1~m
m：最大并行性
第三章-1
高等计算机系统结构
Δw：单台处理机的处理能力
Pi：并行度 ti：DOP=Pi 的时间总和
A=W/Σti
7．效率 处理机实际工作曲线对时间的积分是这些处理机完成的有效工作量。 效率为有效工作量与最大工作量之比。
3.1.2 加速比
1．加速比
在单机方式中，流水线方式相对于非流水线顺序串行方式速度提高的比值称加速比（Sp）。
fefpsqr10wpwswpwpwswswpwswpwpwswswpwswpwssnsnen任务的时间采用改进措施后执行某行某任务的时间没有采用改进措施前执性能没有采用改进措施前的采用改进措施后的性能加速比sefefe高等计算机系统结构第三章4fefp3固定问题规模的图形表示amdahl定律又称为固定规模加速比模型问题的规模不随处理机变化而变化
第三章-3
高等计算机系统结构
操作的速度加快到 10 倍。另一种方法是使所有浮点数据指令的速度加快，使 FP 指令的速度 加快到 2 倍，还假设 FP 指令占整个执行时间的 50%。请比较这两种设计方案。
解：Fe_FPSQR = 0.2，Se_FPSQR = 10， Fe_FP = 0.5，Se_FP = 2，
计算机体系结构第三章答案
第三章答案三、流水线技术（80空）1、对阶尾数相加2、求阶差规格化3、时间流水线的各段4、尽量相等流水线的瓶颈5、通过时间大量重复的时序输入端能连续地提供任务6、静态动态7、部件级处理机级8、标量流水处理机向量流水处理机9、线性流水线非线性流水线10、执行/有效地址计算周期存储器访问/分支完成周期11、译码读寄存器12、ALUoutput←A op B ALUoutput←NPC + Imm13、分支 STORE指令14、ALU指令 LOAD指令15、单周期多周期16、重复设置指令执行功能部件流水17、吞吐率等功能非流水线18、通过时间排空时间19、流水线寄存器的延迟时钟扭曲20、数据相关控制相关21、结构相关数据相关22、结构数据23、硬件开销功能单元的延迟24、写后读读后写写后读25、写后读读后写26、PC值改变为分支转移的目标地址 PC值保持正常（等于当前值加4）27、目标地址分支转移条件不成立28、8 存储器29、多功能线性 830、水平处理方式垂直处理方式31、纵向处理方式纵横处理方式32、存储器向量寄存器33、访问存储器的次数对存储器带宽的要求34、每秒执行多少指令（MIPS）每秒取得多少个浮点运算结果（MFLOPS）35、512 836、链接技术向量循环或分段开采技术37、源向量结果向量38、向量功能部件标量寄存器向量寄存器块39、向量寄存器向量功能部件3.1 流水线的基本概念1、流水线：将一个重复的时序过程，分解为若干个子过程，而每一个子过程都可有效地在其专用功能段上与其他子过程同时执行。
2、单功能流水线：只能完成一种固定功能的流水线。
3、多功能流水线：流水线的各段可以进行不同的连接，从而使流水线在不同的时间，或者在同一时间完成不同的功能。
4、静态流水线：同一时间内，流水线的各段只能按同一种功能的连接方式工作。
5、动态流水线：同一时间内，当某些段正在实现某种运算时，另一些段却在实现另一种运算。
计算机系统结构第三章自考练习题答案
第三章总线、中断与输入输出系统历年真题精选1. 通道程序执行结束后引发的中断是（ B ）。
A. 外中断B. I/O中断C. 程序性中断D. 机械校验中断2．磁盘外部设备适合于连接到（ B ）。
A. 字节多路通道B. 数组多路通道或选择通道C. 选择通道或字节多路通道D. 数组多路通道或字节多路通道3. 总线控制机构为解决N个部件利用总线时优先顺序的裁决，集中式按时查询，需外加控制线线数为（ D ）。
N]A．3 B. N+2 C. 2N+1 D. 2+[log24. 虽然中断响应顺序由硬件排队器固定好，但中断实际处置完的顺序是可以通过（系统软件）修改各中断级处置程序的（中断屏蔽）位，而动态改变。
5. 在知足通道设计流量不低于设备工作时的最大流量时，为使微观上不丢失设备信息，可以加设（数据缓冲器）或动态提高响应的（优先级）来弥补。
6. 总线控制方式有哪三种？各需要增加几根用于总线控制的控制线？并说明每种方式优先级的灵活性。
（P64-65）7.（（1）20,20,25,40,40,100 us （2）200 B/ms （3）5 us ）8.（1）1-3-4-2同步强化练习一、填空题。
1. 中断响应就是允许其中断CPU（现行程序）运行，转去对该请求进行预处置，包括保留（断点及其现场），调出有关处置该中断服务程序，准备运行。
2. 中断系统软硬件功能分派实质是中断（响应）硬件和中断（处置平衡）软件的功能分派。
3. 数组多路通道适用于连接多台（高）速设备，其通道“数据宽度”为（定长块）。
4. 输入输出系统包括输入输出设备、（设备控制器）及输入输出操作有关的（软硬件）。
5. 总线控制机构集中在一处的称（集中）式控制，分散在各部件的称（散布）式控制。
6. 多数低性能单用户计算机的输入输出由（程序员）安排，I/O系统设计主要解决CPU、主存和I/O设备在（速度）上的庞大不同。
7. 信息在总线上的双向传输有（半）双向和（全）双向两种。
计算机组成原理_第三章
第三章 存储器及存储系统3.1 存储器概述3.1.1存储器分类半导体存储器 集成度高 体积小 价格便宜 易维护 速度快 容量大 体积大 速度慢 比半导体容量大 数据不易丢失按照 存储 介质 分类磁表面存储器激光存储器随机存储器 主要为高速缓冲存储器和主存储器 存取时间与存储元的物理位置无关 (RAM)按照 存取 方式 分类串行访问存 储器 SAS 只读存储器 (ROM)存取时间与存储元的物理位置有关 顺序存取器 磁带 直接存储器 磁盘 只能读 不能写 掩模ROM: 生产厂家写可编程ROM(PROM): 用户自己写 可擦除可编程ROM EPROM :易失性半导体读/写存储器按照 可保 存性 分类存储器非易失性 存储器包括磁性材料半导体ROM半导体EEPROM主存储器按照 作用 分类辅助存储器缓冲存储器 控制存储器3.1.23级结构存储器的分级结构Cache 高速缓冲 存储器 主 存 主机 外 存1 高速缓 冲存储器 2 主存 3 外存CPU 寄 存 器3.2主存储器3.2.1 主存储器的技术指标1 存储容量 字存储单元 字节存储单元 2 存取时间 字地址 字节地址访问 写操作/读操作从存储器接收到访问命令后到从存 储器读出/写 入所需的时间 用TA表示 取决于介质的物理特性 和访问类型 3 存取周期 完成一次完整的存取所需要的时间用TM表示 TM > TA, 控制线路的稳定需要时间 有时还需要重写3.2.2 主存储器的基本结构地 址 译 码 器地址 CPUn位2n位存储体 主存 m位 数据寄存器 m位 CPUR/W CPU 控制线路3.2.3 主存储器的基本操作地址总线k位MAR数据总线n位主存容量 2K字 字长n位MDRCPUread write MAC 控制总线主存3.3半导体存储芯片工 艺速度很快 功耗大 容量小 PMOS 功耗小 容量大 电路结构 NMOS 静态MOS除外 MOS型 CMOS 静态MOS 工作方式 动态MOS 静态存储器SRAM 双极型 静态MOS型 双极型依靠双稳态电路内部交叉反馈的机制存储信息TTL型 ECL型存储 信息 原理动态存储器DRAM 动态MOS型功耗较小,容量大,速度较快,作主存3.3.1 静态MOS存储单元与存储芯片1.六管单元 1 组成T1 T2 工作管 T2 T4 负载管 T5 T6 T7 T8 控制管 XY字线 选择存储单元 T7 WY地址译码线 X地址 译码线Vcc T3 T4 A T1 T2 T8 W B T6T5WW 位线完成读/写操作2 定义 “0” T1导通 T2截止“1” T1截止 T2导通X地址 译码线Vcc T3 T4 A T1 T7 T2 T8Y地址译码线3 工作 XY 加高电平 T5 T6 T7 T8 导通 选中该 单元T5T6 BWW写入 在W W上分别读出 根据W W上有 加高 低电平 写1/0 无电流 读1/04保持XY 加低电平 只要电源正常 保证向导通管提供电流 便能维 持一管导通 另一管截止的状态不变 称静态2.静态MOS存储器的组成1 存储体 2 地址译码器 3 驱动器 4 片选/读写控制电路存储器外部信号引线D0 A0传送存储单元内容 根数与单元数据位数相同 9地址线 选择芯片内部一个存储单元 根数由存储器容量决定7数据线CS片选线 选择存储器芯片 当CS信号无效 其他信号线不起作用 R/W(OE/WE)读写允许线 打开数据通道 决定数据的传送方向和传 送时刻例.SRAM芯片2114 1K 4位Vcc A7 A8 A9 D0 D1 D2 D3 WE1外特性18 12114 1K 410 9地址端 数据端A9 A0 入 D3 D0 入/出 片选CS = 0 选中芯片 控制端 = 1 未选中芯片 写使能WE = 0 写 = 1 读 电源 地线A6 A5 A4 A3 A0 A1 A2 CS GND2内部寻址逻辑寻址空间1K 存储矩阵分为4个位平面 每面1K 1位 每面矩阵排成64行 16列 64 16 64 16 6 行 位 行 译 X0 地 1K 1K 码址 X63 X63 Y0 Y1564 161K64 161K列译码 4位列地址两 级 译 码一级 地址译码 选择字线 位线 二级 一根字线和一组位线交叉 选 择一位单元W W W WXi读/写线路 Yi存储器内部为双向地址译码 以节省内部 引线和驱动器 如 1K容量存储器 有10根地址线 单向译码需要1024根译码输出线和驱动器双向译码 X Y方向各为32根译码输出线和 驱动器 总共需要64根译码线和64个驱动器3.3.2 动态MOS存储单元与存储芯片1.四管单元 1 组成T1 T2 记忆管 C1 C2 柵极电容 T3 T4 控制门管W T3 T1C1 C2W A B T2 T4字线 W W 位线 Z 2 定义 “0” T1导通 T2截止 C1有电荷 C2无电荷 “1” T1截止 T2导通 C1无电荷 C2有电荷 3 工作 Z 加高电平 T3 T4导通 选中该单元Z写入 在W W上分别加高 低电平 写1/0 读出 W W先预 充电至高电平 断开充电回路 再根据W W上有 无电流 读1/0 W T3 T1C1 C2T4 T2W4保持Z 加低电平 需定期向电容补充电荷 动态刷新 称动态 四管单元是非破坏性读出 读出过程即实现刷新Z2.单管单元 C 记忆单元 T 控制门管 1 组成Z 字线 W 位线 W T Z C2定义“0” C无电荷 电平V0 低 “1” C有电荷 电平V1 高3工作写入 Z加高电平 T导通 读出 W先预充电 断开充电回路 Z加高电平 T导通 根据W线电位的变化 读1/0 4 保持 Z 加低电平 单管单元是破坏性读出 读出后需重写3.存储芯片例.DRAM芯片2164 64K 1位 外特性GND CAS Do A6 16 1 A3 A4 A5 A7 9 82164 64K 1空闲/刷新 Di WE RAS A0 A2 A1 VccA7—A0 入 分时复用 提供16位地址 数据端 Di 入 Do 出 = 0 写 写使能WE 高8位地址 = 1 读 控制端 行地址选通RAS =0时A7—A0为行地址 片选 列地址选通CAS =0时A7—A0为列地址 电源 地线 低8位地址 1脚未用 或在新型号中用于片内自动刷新 地址端动态存储器的刷新1.刷新定义和原因 定期向电容补充电荷 刷新动态存储器依靠电容电荷存储信息 平时无电源 供电 时间一长电容电荷会泄放 需定期向电容 补充电荷 以保持信息不变 注意刷新与重写的区别 破坏性读出后重写 以恢复原来的信息 非破坏性读出的动态M 需补充电荷以保持原来的 信息2.最大刷新间隔 2ms 3.刷新方法各动态芯片可同时刷新 片内按行刷新 刷新一行所用的时间 刷新周期 存取周期4.刷新周期的安排方式 1 集中刷新 2ms内集中安排所有刷新周期R/W R/W50ns刷新 刷新 2ms 死区用在实时要 求不高的场 合2分散刷新用在低速系 统中各刷新周期分散安排在存取周期中 R/W 刷新 R/W 刷新100ns3异步刷新 各刷新周期分散安排在2ms内 每隔一段时间刷新一行每隔15.6微秒提一次刷新请求 刷新一行 2毫秒内刷新完所有 15.6 微秒 行例. 2ms 128行R/W R/W 刷新 R/W R/W 刷新 R/W 15.6 微秒 15.6 微秒 15.6 微秒 刷新请求 刷新请求 DMA请求 DMA请求用在大多数计算机中3.3 只读存储器1掩模式只读存储器 MROM采用MOS管的1024 8位的结构图 UDDA0 A1 A90 地 址 译 1 码 驱 动 1023 器读出放大器读出放大器cs D7D0D12可编程读存储器 PROM用户可进行一次编程 存储单元电路由熔丝 相连 当加入写脉冲 某些存储单元熔丝熔 断 信息永久写入 不可再次改写3.EPROM 可擦除PROM用户可以多次编程 编程加写脉冲后 某些存 储单元的PN结表面形成浮动栅 阻挡通路 实 现信息写入 用紫外线照射可驱散浮动栅 原 有信息全部擦除 便可再次改写4.EEPROM 可电擦除PROM 既可全片擦除也可字节擦除 可在线擦除信息 又能失电保存信息 具备RAM ROM的优点 但写 入时间较长 .NOVRAM 不挥发随机存取存储器 实时性好 可以组成固态大容量存储装置 Flash Memor 闪存 集成度和价格接近EPROM,按块进行擦除 比普 通硬盘快的多3.4 主存储器组织存储器与微型机三总线的连接 1 数据线D0 2 地址线A0 3.片选线CS 连接地址总线高位ABN+1 4 读写线OE WE(R/W) 连接读写控制线RD WR微型机n nDB0 AB0Nn连接数据总线DB0ND0 A0 CSnNN连接地址总线低位AB0ABN+1 R/ WR/ W 存储器1存储器芯片的扩充用多片存储器芯片组成微型计算机系统所要求的存储器系统 要求扩充后的存储器系统引出线符合微型计算机 机的总线结构要求 一.扩充存储器位数 例1用2K 1位存储器芯片组成 2K 8位存储器系统 例2用2K 8位存储器芯片组成2K 16位存储器系统例1用2K 1位存储器芯片组成 2K 8位存储器系统当地址片选和读写信号有效 可并行存取8位信息例2用2K 8位存储器芯片组成2K 16位存储器系统D0D8715D0 R/W CE A0107R/W CE A010D0 R/W CE A0107地址片选和读写引线并联后引出 数据线并列引出二.扩充存储器容量字扩展法例用1K 4位存储器芯片组成4K 8位存储器系统存储器与单片机的连接存储器与微型机三总线 的一般连接方法和存储器 读写时序 1.数据总线与地址总线 为两组独立总线AB0 DB0NDB0 AB0n ND0 A0 CSn NABN+1 R/ W 微型机 地址输出 数据有效采 样 数 据R/ W 存储器nR/W2.微型机复用总线结构 数据与地址分时共用一 组总线AD0nD0Di Qi G 地址 锁存器nA0nALE R/W 单片机R/W 存储器ALE锁 存地 址 数据 有效 采 样 数 据 地址 输出 存锁 址地AD0n地址 输出数据 有效 采 样数 据R/W半导体存储器逻辑设计需解决 芯片的选用 地址分配与片选逻辑 信号线的连接例1.用2114 1K 4 SRAM芯片组成容量为4K 8的存储 器 地址总线A15 A0 低 ,双向数据总线D7 D0 低 ,读/写信号线R/W 1.计算芯片数 1 先扩展位数 再扩展单元数 2片1K 4 1K 8 8片 4组1K 8 4K 82 先扩展单元数 再扩展位数4片1K 4 4K 4 4K 8 2组4K 4 2.地址分配与片选逻辑存储器寻址逻辑8片芯片内的寻址系统(二级译码) 芯片外的地址分配与片选逻辑 由哪几位地址形成芯 片选择逻辑 以便寻 找芯片为芯片分配哪几位地址 以便寻找片内的存储单元 存储空间分配4KB存储器在16位地址空间 64KB 中占据 任意连续区间芯片地址 任意值 片选 A15…A12A11A10A9……A0 0 0 0 …… 0 0 0 1 …… 1 0 1 0 …… 0 0 1 1 …… 1 1 0 0 …… 0 1 0 1 …… 1 1 1 0 …… 0 1 1 1 …… 164KB1K 1K 1K 1K 4 4 4 4 1K 1K 1K 1K 4 4 4 44KB需12位地址 寻址 A11— A0低位地址分配给芯片 高位地址形成片选逻辑 芯片 芯片地址 片选信号 片选逻辑 1K A9 A0 CS0 A11A10 A11A10 1K A9 A0 CS1 A11A10 1K A9 A0 CS2 1K A9 A0 CS3 A11A103.连接方式1 扩展位数 2 扩展单元数 4 形成片选逻辑电路D7~D4 D3~D0 4 4 4 1K 4 4 R/W 1K 4 4 4 1K 4 4 4 1K 4 43 连接控制线1K 4 A9~A0 CS0 10 CS11K 4 10 CS21K 4 10 CS31K 4 10A11A10A11A10A11A10A11A10例2.某半导体存储器 按字节编址 其中 0000H 07FFH为ROM区 选用EPROM芯片 2KB/片 0800H 13FFH为RAM区 选用RAM芯片 2KB/片和1KB/片 地址总线A1 A0 低 给出地址分配和片选逻辑1.计算容量和芯片数ROM区 2KBRAM区 3KB2.地址分配与片选逻辑 存储空间分配 先安排大容量芯片 放地址低端 再安排小容量芯片便于拟定片选逻辑64KBA15A14A13A12A11A10A9…A00 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 1 1 0 0 1 1 0 0 0 1 0 1 0 0 …… 0 …… 1 …… 0 …… 1 0 … 0 1 … 12K 2K 1KROM 5KB 需13 位地 RAM 址寻 址低位地址分配给芯片 高位地址形成片选逻辑 芯片 芯片地址 片选信号 片选逻辑 2K A10 A0 CS0 A12A11 2K A10 A0 CS1 A12A11 1K A9 A0 CS2 A12A11 A10 A15A14A13为全03.4.2 高速缓冲存储器。
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存储器－存 储器型 （3,3）
最紧密的编码方式， 指令字长多样。每条指令的执行 时钟周期数不同，对存储器的频繁 访问
第三章 指令系统
数据的表示 指令系统结构分类 寻址方式 指令系统优化
3.3 寻址方式
•操作数寻址方式：确定本条指令的操作数地址 的方法 •主要寻址方式
隐含寻址、立即寻址、直接寻址、间接寻址 寄存器寻址、寄存器间接寻址 偏移寻址（相对寻址、基址寻址、变址寻址） 堆栈寻址
第三章 指令系统
数据的表示 指令系统结构分类 寻址方式 指令系统优化
3.4 指令系统的优化
指令操作码的优化 指令地址码的优化 指令系统分析
一、操作码
具体说明操作的性质及功能，其长度反映指令条数 操作码的长度固定：信息的冗余大，程序总长增加 操作码的长度可变：如哈夫曼技术、扩展操作码技术， 可以缩短操作码的平均码长
指令和数据在存储器中的存储
例
设某指令系统共有7条指令，使用频率如下所示
指令 I7 I6 I5 I4 I3 I2 I1 使用频率 0.40 0.30 0.15 0.05 0.04 0.03 0.03
固定长度的操作码的码长为3
哈夫曼技术
构造哈夫曼树，所有指令的使用频率形成叶子节 点。将它们由小到大排序。选择两个最小的频率， 合并成一个频率，形成一个新节点。再按该频率 大小插到余下未参与结合的频率值中。如此继续 进行，直到全部频率结合完毕形成根节点为止 从根节点开始，对每个节点向下延伸，分成两支， 分别用代码“0”和“1”表示 每条指令的哈夫曼编码： 根节点到该指令频率所 经过的代码序列
操作码
地址码
1、隐含寻址： 操作数地址不显式给出，指令中隐含操作数地址。
OP
A1 AC
(AC) OP (A1) AC为累加寄存器
MUL B
2. 立即寻址
指令直接给出操作数
立即数（指令中数不能改变）
用来提供常数、设置初值等。
mov a, #1
3. 直接寻址
指令直接给出操作数地址。不需经过地址变换
指 令 的 n 个 操 作 数 中 有 m 个 存 储 器 操 作 数
指令系统类 型 寄存器－寄 存器型 （0,3）
优 点
缺
点
简单，指令字长固 定，各种指令的执行 指令条数多，目标代码较大。 时钟周期数相近。
每条指令的执行时钟周期数也不尽 可直接对存储器操作 相同。 寄存器－存 数访问，目标代码较 小。 储器型 （1,2）
堆栈 累加器
一、根据CPU内部存储单元类型分类 堆栈型指令系统 累加器型指令系统 通用寄存器型指令系统
例
表达式C=A+B在这三种类型指令系统结构上的 实现方法。设A、B、C均是保存在存储器单元中。
C=A+B表达式在三种类型指令系统结构上的实现方法
堆栈 累加器 寄存器 (寄存器－存储器) LOAD R1,A 寄存器 （寄存器－寄存器）
哈夫曼编码 0 10 110 11100 11101 11110 11111
哈夫曼编码的平i i
= 2.2
扩展操作码技术
操作码只有有限的几种码长 仍然采用哈夫曼编码的思想，高频率的指 令操作码用短码表示，低频率的指令操作 码用长码表示。 本例中采用2-4扩展编码，即只有2和4两种 码长
第三章 指令系统
数据的表示 指令系统结构分类 寻址方式 指令系统优化
3.1 数据表示
数据结构与数据表示 浮点数尾数基值的选择 浮点数的下溢处理
1、数据结构与数据表示
数据结构：各种数据元素或信息单元之间 的结构关系 数据表示：机器硬件可以直接识别和引用 的数据类型 两者关系：数据结构通过软件映像将信息 变换成数据表示来实现。
D =((A))
6. 寄存器间接寻址
R=02 格式 操作码OP 寄存器号R 0040
M
... ... ... ...
D =((R))
0040
D ... ...
优点： 修改寄存器内容比修改主存单元内容快。 同一指令可指向不同存储单元，以实现程序的循环、 共享，并提供转移地址。
例
一个由N个元素组成的数据，已经存放在主 存的连续存储单元中，现要把它搬到主存 的另一段连续的存储单元中，源数组的起 始地址为AS，目标数组的起始地址是AD。
计算机中的数据表示有定点数和浮点数 两种 定点数：小数点固定在某个位置上
定点小数的机器数格式为
X0 X1 X2 符号位 约定小数点位置 …… Xn-1 Xn
定点整数的机器数格式为
X0 X1 X2 符号位 …… Xn-1 Xn 约定小数 点位置
浮点数的表示方法
小数点位置可以浮动 通常表示为 X=M•rmE 其中M是尾数，E是阶码，rm是尾数的基值 这与十进制数的科学计数法类似。 例如：-3500 = -3.5 ×103 浮点数的机器数格式为
PUSH A
LOAD A
LOAD R1,A
PUSH B
ADD B
ADD R1,B
LOAD R2,B
ADD
Store C
Store C,R1
Add R3,R1,R2
POP C
Store C,R3
三类指令系统比较
指令系统 类型 优 点 缺 点
堆栈型
指令短小
堆栈不能被随机访问，很难生成有效 代码
累加器型
code
ends end
start
3.2 指令系统结构分类
根据以下因素对指令系统结构进行分类 在CPU中操作数的存储方法 指令中显式表示的操作数个数 操作数的寻址方式 指令系统所提供的操作类型 操作数的类型和大小
CPU对操作数的不同存取方式
CPU提供的 暂存器 每条ALU指令显式表示的 操作数个数 0 1 运算结果的 目的地 堆栈 累加器 访问显式操作数的 过程 Push/Pop Load/Store 累加器 一组寄存器 2/3 寄存器或存 Load/Store寄存器 储器 或存储器
用间接寻址方式编写的程序
1 START: 2 3 4 LOOP: 5 6 7 8 9 10ASR: 11ADR: 12NUM: 13ASI: 14ADI: 15CNT: MOVE MOVE MOVE MOVE INC INC DEC BGT HALT AS AD N 0 0 0 ASR, ASI ADR, ADI NUM, CNT @ASI, @ADI ASI ADI CNT LOOP
汇编后的目 标文件只有 208字节
main
mov mov mov add mov lea mov int add mov mov int mov int mov int ret endp
a,1 b,2 al,a al,b c,al dx,string ah,09 21h c,30h dl,c ah,2 21h dl,0ah 21h dl,0dh 21h
±D
S =((PC)±D)
有效地址相对PC上下浮 动,给编程带来方便。
9. 堆栈寻址 格式 操作码OP 堆栈指针SP
M
S =((SP))
SP 0070
栈顶
S
SP既可出现在指令中，也可隐含约定。
... ... ... ... ... ...
某指令系统结构上，一些指令使用立即值寻址方式的频率。
比较指令和ALU指令使用立即值寻址方式十分频繁。
E0 E1 E2
……
EP M0 M1 M2
……
Mm
2、浮点数尾数基值的选择
浮点数据表示中的尾数基值用rm表示。 尾数机器位数用m表示， rm进制的尾数位数用m’表 示，其位权由小数点向右依次为rm-1， rm-2 ，…， rm-m’ 。
m m'= ⎡log 2 rm ⎤
例，rm =2时，m’为m； rm =16时，m’为m/4。
指令
I1 I2 I3 I4 I5 I6 I7
频率 0.40 0.30 0.15 0.05 0.04 0.03 0.03
第三章 指令系统
数据的表示 指令系统结构分类 寻址方式 指令系统优化
3.2 指令系统结构分类
指令：能要求计算机进行基本操作的命令 指令系统（ Instruction Set ）：一台计算机 上所有指令的集合
指令的格式
操作码
做什么
地址码
对谁操作
高级语言的语句和用法与指令系统无关 低级语言和指令系统密切相关
（b）基址寻址 指令给出一个寄存器号和一个地址量，寄存 器内容与地址量之和为有效地址。
格式 操作码 OP Rb D
位移量 (形式地址)
基址寄存器号
S =((Rb)+ D)
基准地址 相对于基址的位移
（c）相对寻址 指令给出位移量，PC内容与位移量之和为有 效地址。
或隐含指定 位移量
格式 操作码 OP PC
操作码OP
有效地址A
操作数 D =（A）
add a,b
4. 寄存器寻址
格式 操作码OP D = （ R）
寄存器号R
R所占位数少； 访问寄存器比访问 主存单元快
add R1,R2
5.间接寻址 指令给出操作数地址的地址
M
A=0030 格式 操作码OP 间接地址A 0060
0060 D ... ... ... ...
1.00
哈夫曼树
0.60 1 0.30 1 0.15 1 0.06 1 0 1 0.04 0 0.09 0
1 0
0
0 0.05 0.15 0.30 0.40
0.03
0.03
I1
I2
I3
I4
I5
I6
I7
指令
I7 I6 I5 I4 I3 I2 I1
频率 0.40 0.30 0.15 0.05 0.04 0.03 0.03