多路选择器(MUX)功能实现Verilog HDL源代码

多路选择器（MUX）功能实现Verilog HDL源代码

电子发烧友网核心提示：本例程是Verilog HDL源代码：关于基本组合逻辑功能中多路选择器（MUX）的功能实现源代码。注意：程序运行在不同软件平台可能要作一些修改，请注意阅读程序中的注释。

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 // DESCRIPTION : MulTIplexer

 // Code style: used case statement

 // Width of output terminal: 8

 // Number of terminals: 4

 // Output enable acTIve: HIGH

 // Output value of all bits when enable not acTIve: 0

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