采用折叠式结构的两级全差分运算放大器的设计
全差分运算放大器设计概要
全差分运算放大器设计概要全差分运算放大器是一种常见的电子电路，它可以将输入信号的差分放大，并在输出端提供差分信号。
全差分运算放大器广泛应用于模拟与数字信号处理中，如低噪声放大器、滤波器和交叉耦合放大器等领域。
本文将介绍全差分运算放大器的设计概要，包括电路结构、设计要点和性能指标等。
[图片]该电路由两个共模反馈放大器组成，其中一个作为正放大器，另一个作为负放大器。
输入信号通过差分输入端口加到两个反馈放大器上，经过放大后，在输出端口提供差分信号。
为了保证优良的性能，必须对电路的参数进行适当的设计和调整。
首先，需要确定全差分运算放大器的增益要求。
增益是指输出信号与输入信号之间的比例关系。
在不同的应用中，增益要求可能不同。
根据增益要求，可以选择合适的放大器型号和电路拓扑结构。
其次，需要选择适当的放大器元件。
放大器元件包括晶体管、电阻、电容等。
选择合适的元件是设计成功的关键。
晶体管的选择要考虑其增益、噪声系数、带宽等指标。
电阻和电容的选择要考虑其阻值、容值、精度等因素。
然后，需要确定电路的偏置方案。
全差分运算放大器需要提供适当的偏置电压，以确保电路能够正常工作。
偏置电压的选择要考虑元件的工作状态和参数的稳定性。
常见的偏置方案包括电流镜偏置、电流源偏置等。
设计完成后，需要对电路进行性能测试和优化。
性能测试包括增益、带宽、噪声系数、非线性失真等指标的测试。
根据测试结果，可以进行相应的电路优化，以满足设计要求。
最后，需要对电路进行可靠性分析。
可靠性分析是为了确保电路在长时间工作过程中不会出现故障。
可靠性分析包括温度分析、电路重要参数的敏感度分析等。
全差分运算放大器设计的关键在于电路的结构和元件的选择。
合理的电路结构和适当的元件选择可以使电路具有较高的增益、宽带和低噪声等性能。
此外，还需要注意电路的偏置方案和可靠性分析，以确保电路的正常工作和长时间可靠性。
总之，全差分运算放大器是一种重要的电子电路，具有广泛的应用前景。
折叠式共源共栅运算放大器设计
折叠式共源共栅运算放大器目录一．摘要 (2)二．电路设计指标 (3)三．电路结构 (3)四．手工计算 (7)五．仿真验证 (10)六．结论 (12)七．收获与感悟 (12)八．参考文献 (13)摘要运算放大器在现代科技的各个领域得到了广泛的应用，针对不同的应用领域出现了不同类型的运放。
本文完成了一个由pmos作输入的放大器。
vdd为3.3v，负载电容为1pf，增益Av 大于80dB，带宽GBM大于100MHz的放大器。
输出级采用共源级结构以提高输出摆幅及驱动能力，为达到较宽的带宽，本文详细分析推导了电路所存在的极零点，共源共栅镜像电流源产生Ibias。
选择P沟道晶体管的宽度和长度，使得它们的m g 和ds r 与N沟道晶体管的情况相匹配。
关键字：运算放大器、共源共栅级、极点AbstractOperation amplifiers are widely used in many field s nowadays。
All kinds of differential operation amplifiers appear f6r special application．One basic cell of which is fully differential operation amplifiers is designed in the thesis．Power Supply 3.3v，load capacitor 1pf，Gain＞80dB，GBM＞100MHz。
The output stage is common source amplifier for getting proper DC operation point，for the purpose of wider bandwidth，we carefully analysis the pole and zero in the circuit ，use common source common gate as current Ibias。
两级运算放大器的版图设计(版图设计实验报告)
版图设计实验报告一、实验名称：两级运算放大器的版图设计二、实验目的：1、掌握模拟CMOS集成电路的设计方法2、掌握模拟CMOS集成电路的版图设计方法三、实验要求：1、设计对象为单端输出的两级运算放大器电路，其性能为：（1）、负载电容为CL=15pf，负载电阻为RL=100K欧；（2）、电源VDD=5V；（3）、增益带宽积CBW大于40MHZ；（4）、增益AVO大于80DB；（5）、相位裕都PM大于65；（6）、输入摆幅大于3V，输出摆幅尽量大；2、查阅相关资料，学习模拟CMOS集成电路版图的设计技巧3、完成两级运算放大器的版图设计，注意版图的对称性和隔离的设计，完成版图的DRC 验证；4、要求设计的版图满足电路的功耗，性能，功能，面积合理，美观。
四、设计对象仿真后MOS管的宽长比如下图：备注：电阻：R1为180欧电容：C1为2.62pf五、实验步骤1、观察模型文件（.SCS文件）或通过对CMOS管点单电路的DC分析并查看MOS管的直流工作点参数，得到PMOS，NMOS的基工艺参数（TOX，Cox，VthN，VthP等）2、确定具体的设计方案3、在schematic中画出电路图4、开始设计电路的版图5、修改版图，使之通过DRC验证6、优化版图使面积合理、美观六、实验结果面积：120*180=22680（um）七、实验心得第二次做版图设计，相较上次的实习难度提升了些许，最关键的是即将步入工作的我们重拾了那些被淡化和遗忘的知识，重新刷新脑子，和团队紧密合作，细致的分工，相互的监督和检验，我们一步步的完成脑中的想法，在有限的时间内完成老师的作业，这让我们感觉就是在工作间里。
然而每一步的前进总是让我们明白我们的不足和问题，知识的模糊，对版图设计的有限了解，粗糙的设计，迟钝的软件操作，这些都让我们反思了很久也想了很多，无论如何，经过了再一次的版图设计，我还是能够感到自己的进步，无论是对知识的理解还是对学习知识的渴求，而后者让我感到格外珍贵。
折叠式共源共栅运算放大器设计说明
折叠式共源共栅运算放大器目录一．摘要 (2)二．电路设计指标 (3)三．电路结构 (3)四．手工计算 (7)五．仿真验证 (10)六．结论 (12)七．收获与感悟 (12)八．参考文献 (13)摘要运算放大器在现代科技的各个领域得到了广泛的应用，针对不同的应用领域出现了不同类型的运放。
本文完成了一个由pmos作输入的放大器。
vdd为3.3v，负载电容为1pf，增益Av大于80dB，带宽GBM大于100MHz的放大器。
输出级采用共源级结构以提高输出摆幅及驱动能力，为达到较宽的带宽，本文详细分析推导了电路所存在的极零点，共源共栅镜像电流源产生Ibias。
选择P沟道晶体管的宽度和长度，使得它们的m g 和ds r 与N沟道晶体管的情况相匹配。
关键字：运算放大器、共源共栅级、极点AbstractOperation amplifiers are widely used in many field s nowadays。
All kinds of differential operation amplifiers appear f6r special application．One basic cell of which is fully differential operation amplifiers is designed in the thesis．Power Supply 3.3v，load capacitor 1pf，Gain＞80dB，GBM＞100MHz。
The output stage is common source amplifier for getting proper DC operation point，for the purpose of wider bandwidth，we carefully analysis the pole and zero in the circuit ，use common source common gate as current Ibias。
采用折叠式共源共栅结构实现高速CMOS全差分运算放大器的设计
采用折叠式共源共栅结构实现高速CMOS全差分运算放大器的设计“随着数／模转换器（DAC）、模／数转换器（ADC）的广泛应用，高速运算放大器作为其 部件受到越来越广泛的关注和研究。
速度和 是模拟集成电路的2个重要指标，然而速度的提高取决于运放的单位增益带宽及单极点特性并相互制约，而 则与运放的直流增益密切相关。
在实际应用中需要针对运放的特点对这2个指标要进行折衷考虑。
1运放结构与选择根据需要，本文设计运算放大器需要在较低的电压下能有大的转换速率、快的建立时间，同时要折衷考虑增益与频率特性及共模抑制比（CMRR）和电源抑制比（PSRR）等性能。
常见的用于主运放设计的结构大致可分3种：两级式（TwoStage）结构、套简式共源共栅（TelescopicCascode）结构及折叠式共源共栅（FoldCascode）结构。
两级式结构的第1级可提供高的直流增益，而第2级提供大的输出摆幅。
但由于第2级电流很大，故使得运放功耗大大增加，同时由于级联而多产生一个非主极点，速度及带宽都有所降低，需进行频率补偿，这样不仅增加的设计复杂度还会大大影响运放的速度；套简式共源共栅结构由于只有2条支路，功耗为三者 ，频率特性 ，但由于需要层叠多级管子，导致输出摆幅很低，在低电压工作下很难正常工作，并且输入输出端不能短接；而折叠式共源共栅结构的各参数特性介于前两者之间，增益基本与套简式共源共栅相同而低于两级运放，虽为4条支路，功耗及频率特性均远好于两级运放，输出摆幅大于套筒式共源共栅结构，输入输出可以短接且输入共模电平更容易选取并可接近电源供给的一端电压。
经综合考虑，本设计采用折叠式共源共栅结构作为主运放。
2主运放分析2．1全差分折叠式共源共栅全差分运放即指输入和输出都是差分信号的运放，其优点为能提供更低的噪声，较大的输出电压摆幅和共模抑制比，可较好地抑制谐波失真的偶数阶项等。
虽然NMOS管中载流子迁移率较大，作为输入器件可达到更高的增益，但付出的代价是折叠点上的极点更低而导致相位裕度下降且噪声更大。
一种低压低功耗CMOS折叠-共源共栅运算放大器的设计
一种低压低功耗CMOS折叠-共源共栅运算放大器的设计程春来，柴常春，唐重林【摘要】设计了一种低压低功耗CMOS折叠-共源共栅运算放大器。
该运放的输入级采用折叠-共源共栅结构，可以优化输入共模范围，提高增益；由于采用AB类推挽输出级，实现了全摆幅输出，并且大大降低了功耗。
采用TSMC 0.18 μm CMOS工艺，基于BSIM3V3 Spice模型，用HSpice对整个电路进行仿真，结果表明：与传统结构相比，此结构在保证增益、带宽等放大器重要指标的基础上，功耗有了显著的降低，非常适合于低压低功耗应用。
目前，该放大器已应用于14位∑-Δ模/数转换电路的设计中。
【期刊名称】现代电子技术【年(卷),期】2007(030)024【总页数】4【关键词】运算放大器;折叠-共源共栅;AB类输出;低压低功耗1 引言在生物科学、空间技术、电池供电设备以及各种高阻抗传感器的应用中，经常需要集成电路在低电压和弱电流的条件下工作[1]。
采用低电压供电的模拟电路不但能减少电路的功耗，而且能增强电路的稳定性[2]。
因此，低功耗乃至在微功耗芯片的研制和生产日益得到研究机构和生产部门的关注。
运算放大器是模拟电路中最重要和最通用的单元电路之一，同时也是许多模拟系统和数模混合信号系统中的一个完整模块[3]。
随着CMOS工艺的不断进步，电源电压和特征尺寸持续减小，运放的设计己经成为模拟IC设计中的制约因素之一，设计方法也面临着挑战。
为适应低压低功耗的设计要求，本文基于超深亚微米工艺，设计一个低压低功耗的CMOS折叠-共源共栅运算放大器单芯片，在讨论运放的工作原理及特点的基础上，采用TSMC 0.18 μm CMOS工艺，基于BSIM3V3 Spice模型，用HSpice对整个电路进行仿真。
结果表明：与传统结构相比，此结构在保证增益、带宽等放大器重要指标的基础上，功耗有了显著的降低，非常适合于低压低功耗应用。
目前，该放大器已在14位∑-Δ模/数转换电路的设计中得到应用。
一种折叠共源共栅运算放大器的设计
一种折叠共源共栅运算放大器的设计杨俊;卞兴中;王高峰【摘要】折叠共源共栅运放结构的运算放大器可以使设计者优化二阶性能指标,这一点在传统的两级运算放大器中是不可能的.特别是共源共栅技术对提高增益、增加PSRR值和在输出端允许自补偿是有很用的.这种灵活性允许在CMOS工艺中发展高性能无缓冲运算放大器.目前,这样的放大器已被广泛用于无线电通信的集成电路中.介绍了一种折叠共源共栅的运算放大器,采用TSMC 0.18混合信号双阱CMOS工艺库,用Hspice W-2005.03进行设计仿真,最后与设计指标进行比较.【期刊名称】《现代电子技术》【年(卷),期】2006(029)018【总页数】3页(P28-30)【关键词】CMOS;运算放大器;折叠共源共栅;Hspice W-2005.03【作者】杨俊;卞兴中;王高峰【作者单位】武汉大学,微电子与信息技术研究院,湖北,武汉,430072;武汉大学,物理科学与技术学院,湖北,武汉,430072;武汉大学,微电子与信息技术研究院,湖北,武汉,430072;武汉大学,物理科学与技术学院,湖北,武汉,430072;武汉大学,物理科学与技术学院,湖北,武汉,430072【正文语种】中文【中图分类】TN722.7+71 引言随着集成电路技术的不断发展，高性能运算放大器广泛应用于高速模/数转换器(ADC)、数/模转换器(DAC)、开关电容滤波器、带隙电压基准源和精密比较器等各种电路系统中，成为模拟集成电路和混合信号集成电路设计的核心单元电路，其性能直接影响电路及系统的整体性能。
高性能运算放大器的设计一直是模拟集成电路设计研究的热点之一，以折衷满足各种应用领域的需要。
许多现代集成CMOS运算放大器被设计成只驱动电容负载。
有了这样只有电容的负载，对于运算放大器，就没有必要使用电压缓存器来获得低输出阻抗。
因此，有可能设计出比那些需要驱动电阻负载的运算放大器具有更高速度和更大信号幅度的运算放大器。
一种两级全差分折叠共源共栅运算放大器的设计
Rcc
=
Cc + CL gm12Cc
=
4.75 gm12
（2.10）
2．确定尾电流大小 由图 2.1 可知当输入差分信号很大时，不妨设 M2 管截止，此时通过 Cc2 的充电电流大
小为 ID6－ID10，由此可计算出压摆率为
SR = ID6 − ID10 > 2V / μs Cc
（2.11）
其中 Cc＝8pF，故 ID6－ID10＝16μA。在设计中为了留有裕量，取 ID6－ID10＝25μA。又
载电容较大，为 30pF。可以预计电路的主极点位于第一级放大器的输出端，而非主极点位 于第二级放大器的输出端，且与主极点的值相差不远。频率补偿的目的就是尽可能使这两个 极点分离开，可以采取的方案有密勒补偿。同时，还可以引入左半平面的零点，以补偿非主
2
极点造成的相频恶化，例如给 CMFB 的共模取样电阻并上电容等。 除了考虑电路差模环的频率稳定性外，还应该考虑共模环的稳定性。因为 CMFB 电路
为了达到 60º相位裕度，应满足
（2.6）
PM = 180 + Ph[T ( jGB)] = 60
（2.7）
由
Ph[T ( jω)] = − tan−1( ω ) − tan−1( ω ) + tan−1( ω )
− p1
− p2
−z
（2.8）
代入（2.7）式，并设 z > 10GB，可以求得|p2|＝2.2GB，Cc > 0.22CL＝6.6pF。在设计中为
（2.13）
式中 VDS6 < VTP 总能成立，所以输入管 M1、M2 工作于饱和区。实际上，输入共模电压最 小可以低于 0V。输入共模电压最大值至少应为 1.2V，有
模拟集成电路设计——两级全差分高增益放大器设计
全差分高增益放大器的设计一、设计产品名称全差分高增益放大器二、设计目的1.掌握模拟集成电路的基本设计流程；2.掌握Cadence基本使用方法；3.学习模拟集成电路版图的设计要点；4.培养分析、解决问题的综合能力；5.掌握模拟集成电路的仿真方法；6.熟悉设计验证流程方法。
三、设计内容全差分高增益放大器（Full-differential OTA）是一种非常典型的模拟IP, 在各类模拟信号链路、ADC.模拟滤波器等重要模拟电路中应用广泛, 是模拟IC 设计人员必需掌握的一种基础性IP 设计。
采用华大九天Aether 全定制IC 设计平台及其自带的0.18um PDK, 设计一款全差分高增益放大器电路, 完成电路图设计、前仿真、Layout 设计和物理验证（DRC&LVS）。
考虑以下OTA 架构：图1 OTA架构四、电路设计思路模拟集成电路的设计分为前端与后端, 设计流程可以分为明确性能要求、选择电路结构、计算器件参数、原理图绘制、前仿真、版图绘制、DRC设计规则检查、LVS版图与电路图一致性检查、寄生参数提取及后仿真、流片测试。
本次实验使用基于华大九天Aether 全定制IC 设计平台及其自带的0.18um PDK, 实现模拟集成电路全差分高增益放大器的全流程设计与仿真。
（1）性能指标:需要验证三种PVT Corner:a) 电源电压1.8V, 温度27℃, corner 为TT；b) 电源电压1.6V, 温度80℃, corner 为SS；c) 电源电压2.0V, 温度-40℃, corner 为FF；要求各Corner 下开环技术指标（含Cload=10fF）:①放大器开环DC 增益Av0≥90dB；②0dB 带宽BW0≥500MHz；③相位裕度Phase Margin≥50°。
④DC 抑制比PSRR-0≥60dB, （3*2=6 分）⑤10MHz 时抑制比PSRR-10M≥45dB。
最完整的全差分运算放大器设计
最完整的全差分运算放大器设计全差分运算放大器是一种特殊的运算放大器，它采用了差模输入和差模输出的电路结构，能够获得更高的共模抑制比和更好的抗干扰能力。
在本文中，我们将详细介绍全差分运算放大器的设计步骤和关键考虑因素。
首先，我们需要确定设计的目标和规格。
这包括放大器的增益、带宽、输入和输出阻抗等参数。
在设计全差分运算放大器时，通常需要考虑放大器的直流特性和交流特性。
接下来，我们将详细介绍全差分运算放大器的设计步骤。
1.选择工作点：为了实现差模输入和差模输出，我们需要选择适当的工作点。
一个常用的方法是将输入差模信号的平均值调整到放大器的线性工作区域，这可以通过调整偏置电流源和电阻来实现。
2.设计输入级：输入级通常采用差模对称结构，包括差模差分放大电路和公模放大电路。
在设计差模差分放大电路时，需要选择合适的晶体管，并确定电流增益。
公模放大电路的设计要考虑与差模放大电路的匹配。
3.设计输出级：输出级通常采用差模共源结构。
在设计输出级时，需要确定合适的负载电阻和电流源，并考虑稳定性和功率消耗等因素。
4.频率补偿：全差分运算放大器的频率响应通常需要进行补偿。
一种常用的方法是使用频率补偿电容和电阻，以提高放大器的带宽和稳定性。
5.抑制共模信号：全差分运算放大器的一个重要特性是能够抑制共模信号。
为了实现更好的共模抑制比，我们可以采用一些技术，如共模反馈、差模共源结构等。
在设计全差分运算放大器时，需要考虑一些关键因素。
首先是热噪声和干扰的抑制。
由于全差分运算放大器的输入端采用了差模输入，它能够抑制共模干扰和热噪声。
其次是功耗的控制，尽量减小功耗，提高能效。
还要注意防止震荡和保证放大器的稳定性。
综上所述，全差分运算放大器设计需要考虑许多因素，包括放大器的增益、带宽、输入和输出阻抗等参数。
在设计过程中，需要选择合适的工作点、设计合适的输入级和输出级、实施频率补偿，并考虑共模抑制和稳定性等因素。
通过合理的设计和优化，我们可以获得一个高性能的全差分运算放大器。
高增益跨导性运算放大器设计
10212020059 赵琦
摘要 运算放大器作为模拟集成电路设计的基础，同时作为日后 DAC 校 准电路中的一部分，本次设计一个高增益全差分跨导型运算放大器。 电路采用两级结构，输入级采用折叠共源共栅，第二级采用电流源负 载单管放大器。通过电阻电容来调节零极点间的相对位置，进行频率 补偿，来保证系统有良好的频率特性。共模反馈电路保证电路工作点 稳定。采用 SMIC 0.13um 工艺。仿真结果显示，该全差分高增益跨导 型运算放大器共模输入范围为 0.6V，输出共模范围为 0.6V，在负载 300fF 时，GBW 为 750M，直流增益为 79dB。 一、 设计指标
GBW
gm
g m1、 2 2 Cc
2I Vgs Vth
其中补偿电容粗略估算，留有余量取 300fF。 Vgs Vth 取 0.2V。可以粗
略估算 I 为 120uA，本设计中取为 150uA。 通过简单 miller 补偿，主极点
P 1
C 为 miller 补偿电容， 次级点
表 1 设计指标
电源电压 输入共模 输出共模 直流增益 GBW 输出负载
1.2V 0.6V 0.6V 60dB 700M 300fF
二、 体系结构 考虑到在 1.2V 电源电压下，输入共模电压为 0.6V，因此本文选用 折叠共源共栅结构，差分输入对保证了电路有较好的共模抑制。第二
级采用了电流源负载的单管放大器。电阻 R2 和电容 C 用来调节零极 点的位置进行频率补偿，以保证系统的稳定性。基本原理是增加一个 左半平面 (LHP) 零点来抵消次级点对相位的影响， 同时会把主极点推 向原点。最左边部分是共模反馈电路。
50 0 -50
-100 0 10
改进型折叠式共源共栅运算放大器电路的设计
改进型折叠式共源共栅运算放大器电路的设计殷万君;白天蕊【摘要】In the telescopic cascodeand folded cascode operational amplifier, the folded cascode operational amplifier with high output swing and low bias voltage is widely used. However, these advantages are at the expense of a larger power consumption and lower current utilization rate. In order to improve the current utilization rate, an improved folded cascode operational amplifier was designed. The improved folded cascode operational amplifier can significantly improve transconductance, slew rate and noise performance at the same voltage and load. The simulation results show that under the same power consumption and area condition, the gain bandwidth and slew rate of the improved folded cascode operational amplifier is 3 times as that of the original folded cascode operational amplifier.%在套筒式共源共栅、折叠式共源共栅运放中,折叠式共源共栅运算放大器凭借较大的输出摆幅和偏置电压的较低等优点而得到广泛运用.但是,折叠式的这些优势是以牺牲较大的功耗、较低的电流利用率而换取的.本文以提高电流利用率为着手点设计了一种改进的折叠式共源共栅运算放大器,在相同的电压和负载下改进的折叠式共源共栅运算放大器能显著提升跨导、压摆率和噪声性能.仿真结果表明在相同功耗和面积的条件下,改进的折叠式共源共栅运算放大器的单位增益带宽和压摆率是折叠式共源共栅运放的3倍.【期刊名称】《现代电子技术》【年(卷),期】2012(035)020【总页数】3页(P167-168,172)【关键词】套筒式共源共栅;折叠式共源共栅;电流利用率;偏置电压【作者】殷万君;白天蕊【作者单位】西南交通大学信息科学与技术学院,四川成都 610031;西南交通大学信息科学与技术学院,四川成都 610031【正文语种】中文【中图分类】TN722-34运算放大器(简称运放)是模拟电路的一个最通用的单元。
折叠式共源共栅运算放大器的设计实验.doc
折叠式共源共栅运算放大器的设计实验.国家集成电路人才培养基地模拟电路高级实验(六)折叠运算放大器2006-07教材.1.设计目的:设计共源共栅运算放大器，满足VDD=3.3V，功率P=10mW，输出摆幅1.95伏，增益A V≥80dB。
使用SMIC 0.18 μm 3.3V CMOS工艺3.3V晶体管模型。
DC扫描、交流和差分放大器瞬态分析的学习方法。
给定的参数:COX=(εsiεo)/tox其中εsi=8.85*10-设计一个共源共栅运算放大器，以满足VDD=3.3V、功率P=10mW、输出摆幅为1.95伏、增益A V≥80dB。
使用SMIC 0.18 μm 3.3V CMOS工艺3.3V晶体管模型。
DC扫描、交流和差分放大器瞬态分析的学习方法。
给定的参数:COX=(εsiεo)/tox，其中ε Si=8.85 * 10: 1。
启动节奏工具输入cds.setupicfb2.电路设计电路设计如下。
运算放大器使用折叠式共源共栅电路。
图1设计注意事项:I)所有pmos衬底必须连接到电源；所有nmos管的衬底必须接地。
偏置电压由电压源直接给出。
3.参数计算在完成电路图的基本结构后，下一步是给每个元件增加设计数量，这样就需要分配和计算每个元件的参数。
图中mos管标签的定义:总尾电流源pmos晶体管是M0和M1；Pmos共源共栅管是M2和M3；Nmos共源共栅管从上到下是M4、M5、M6和M7。
输入管为M8和M10；输入端尾电流源的mos晶体管为M9。
pmos晶体管的型号名称是p33，nmos晶体管的型号名称是n33。
1)当VDD=3.3V且功率P=10mW时，总电流为Ids=10MW/3.3V=3mA。
其次，两个分支完全对称，因此每个分支的电流为1.5毫安。
对于折叠电路部分和它自己的共源共栅电路部分，每一个支路的电流被再一次分开，这里我们都采用平分的方式，即M0和M1的电流都是1.5毫安；其他mos管(M9除外)的电流为0.75毫安，是各支路电流的一半。
两级全差动运算放大器的设计
两级全差动运算放大器的设计班级:自动化0905姓名:余陆洋学号:U200914361同组人姓名:刘洁、戴伟、王睿祺题目要求根据性能指标的要求，选择合适的放大器类型，采用0.18um CMOS 工艺，设计一个两级运算放大器性能指标如下：电源电压： 1.8V 第一级增益： ≥20dB 第一级GBW: ≥500MHz 两级增益： ≥80dB 相位裕度： ≥60º差分压摆率： ≥200V/us等效输入参考噪声：200nV/Hz @1MHz 负载电容： ≤1pF静态功耗： 尽可能小，不做具体要求人员分工余路洋：运放整体仿真 刘洁：网表的编写戴伟：第一级运放与第二级运放的仿真 王睿祺：电路参数的设计整体设计1） 基本参数设定mV V V TH G S 200=- V V TN 5.0=V V TP 4.0-= 4106.4-⨯=ox n C u4103.2-⨯=ox p C u2） 基本公式Lmip c g GBW π2=tn ds Dm v v I g -=2 2)(21TH GS ox D V V L WuC I -=3） 第一级运放设计：inn由题目可知，要满足设计要求最主要的是确定MOS 管的宽长比以及偏置电流。
我们取负载电容为L c =0.4Pf ，由此可确定ID 的大小，又由于mV V V TH G S 200=-所以由图可知,增益：30db,GBW>500W.4） 第二级运放设计增益>50db5）整体设计a)增益>80dbb)由下图可以看出相位裕度>60o,满足要求差分压摆率>0.4v/2ns=200V/us,所以满足要求c)等效输入参考噪声在1MHz时<200nV/Hz.d)静态功耗:网表程序*two_stage_amp.option post=2 numdgt=7 tnom=27.lib 'C:\rf018.l' tt.global VDD! GND!.PARAM************************************************************************ * Library Name: Mixer_Down* Cell Name: amp_stage_two* View Name: schematic************************************************************************.SUBCKT amp_stage_two Iref2 Vb2 Vb3 Vb4 Vcm Vin Vip Voutn Voutp*.PININFO Iref2:I Vb2:I Vb3:I Vb4:I Vcm:I Vin:I Vip:I Voutn:O Voutp:OMM7 net087 Vb2 vdd! vdd! pch l=300n w=805n m=1MM6 Voutp Vb3 net087 vdd! pch l=300n w=5.39u m=1MM5 net33 Vb2 vdd! vdd! pch l=300n w=805n m=1MM4 Voutn Vb3 net33 vdd! pch l=300n w=5.39u m=1MM12 net33 Vip net30 gnd! nch l=300n w=2u m=1MM13 net087 Vin net30 gnd! nch l=300n w=2u m=1MM11 Iref2 Iref2 gnd! gnd! nch l=280.0n w=2u m=1MM10 net30 Iref2 gnd! gnd! nch l=280.0n w=3u m=1MM3 Voutp Vb4 net42 gnd! nch l=400n w=805n m=1MM2 net42 Vcm gnd! gnd! nch l=1u w=405n m=1MM1 Voutn Vb4 net46 gnd! nch l=400n w=805n m=1MM0 net46 Vcm gnd! gnd! nch l=1u w=405n m=1.ENDS************************************************************************ * Library Name: Mixer_Down* Cell Name: amp_stage_one* View Name: schematic************************************************************************.SUBCKT amp_stage_one Iref1 Vcm Vin Vip Voutn Voutp*.PININFO Iref1:I Vcm:I Vin:I Vip:I Voutn:O Voutp:OMM5 Iref1 Iref1 vdd! vdd! pch l=1u w=105.0000u m=1MM4 net23 Iref1 vdd! vdd! pch l=1u w=900.0000u m=1MM3 Voutp Vin net23 vdd! pch l=180.0n w=705.0000u m=1MM2 Voutn Vip net23 vdd! pch l=180.0n w=705.0000u m=1MM1 Voutn Vcm gnd! gnd! nch l=180.0n w=5.645u m=1MM0 Voutp Vcm gnd! gnd! nch l=180.0n w=5.645u m=1.ENDS************************************************************************ * Library Name: Mixer_Down* Cell Name: two_stage_amp* View Name: schematic************************************************************************ *.PININFO Vb2:I Vb3:I Vb4:I Vcm:I Vin:I Vip:I Voutn:O Voutp:OCC2 Voutp gnd! 1.0000p $[CP]CC5 net048 Voutp 20f $[CP]CC3 Voutn gnd! 1.0000p $[CP]CC4 net049 Voutn 20f $[CP]XI22 net044 Vb2 Vb3 Vb4 Vcm Vin Vip net049 net048 / amp_stage_two *.SUBCKT amp_stage_two Iref2 Vb2 Vb3 Vb4 Vcm Vin Vip Voutn VoutpXI21 net076 Vcm net049 net048 Voutn Voutp / amp_stage_one*.SUBCKT amp_stage_one Iref1 Vcm Vin Vip Voutn Voutp*.SUBCKT two_stage_amp Vb2 Vb3 Vb4 Vcm Vin Vip Voutn VoutpVVin Vin 0 DC 0.9 AC 1.0VVip Vip 0 DC 0.9 AC 1.0 180VVb2 Vb2 0 0.8VVb3 Vb3 0 0.5VVb4 Vb4 0 1.3VVcm Vcm 0 0.9VVdd vdd! gnd! 1.8Iref1 net076 0 180uIref2 vdd! net044 10u*VVin Vin 0 0 PULSE 0 1.0 0.1N .1N .1N 100N 100N*RVip Vip 0 1k*.TRAN 0.1N 100N*.PRINT TRAN V(Vin) V(Voutn).AC DEC 10 1 3G.PRINT AC VDB(Voutp) VP(Voutp).noise V(Voutp) VVip 10.END。
折叠式共源共栅运算放大器的设计报告
1.1折叠式共源共栅运算放大器的设计电容改至静态工作点运算放大器的仿真1. 小信号低频电压增益分析运放的小信号相频和幅频特性是仿真运放的开环小信号放大倍数，运放的放大倍数随频率的变化趋势；运放的相位随频率的变化趋势；运放的相位裕度；运放的单位增益带宽。
通过仿真这些特性来鉴别运放的放大能力，稳定性和工作带宽。
运放的输出端接2pF的负载电容，在电源电压为5V，共模输入电压为，在运放输入端接差分交流信号1V，两输入端的输入交流信号相位相反的条件下做交流小信号分析，可以得到运放的小信号相频和幅频特性如图所示。
电路图连接如图，仿真程序见附录+2.5VVout+-+--2.5VAC.1AC.-1图低频小信号特性仿真电路连接图图低频小信号电压增益分析图该运算放大器的小信号低频电压增益可以看出是。
满足设计指标。
2. 单位增益带宽程序跟测量小信号低频电压增益时相同，仿真波形如图所示。
该运算放大器的单位增益带宽可以看出.满足设计指标。
图低频小信号单位带宽分析图3. 相位裕度仿真：从图上看出相位裕度为180°-127°=53°，满足设计指标。
程序和测量小信号低频电压增益时相同。
仿真波形如图。
图相位裕度分析图4. 转换速率(slew rate)运放的转换速率是分析运放在大信号作用下的反映速度。
仿真运放的转换速率可将运放的输出端和反相输入端相连构成单位增益结构。
运放的同相输入端输入2V到3V的阶跃信号，利用仿真软件对该电路做瞬态分析得到的输出波形见图，从仿真波形得到：在输出上升曲线的10%和90%处，其电压分别为和；时间分别为和。
运放的转换速率SR= —= V/μs，满足运放的转换速率的指标要求。
电路图如图仿真程序见附录。
Vout-+2-3V图仿真转换速率电路图图转换速率分析图5. 共模抑制比运放的共模抑制比是测试运放对共模信号的抑制能力。
仿真方法是在运放的开环状态下，在运放的的同相和反相输入端同时加入一个幅度为1V的交流小信号源，对电路进行交流小信号分析，仿真结果如图所示。
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目录1. 设计指标 (1)2. 运算放大器主体结构的选择 (1)3. 共模反馈电路（CMFB）的选择 (1)4. 运算放大器设计策略 (2)5. 手工设计过程 (2)5.1 运算放大器参数的确定 (2)5.1.1 补偿电容Cc和调零电阻的确定 (2)5.1.2 确定输入级尾电流I0的大小和M0的宽长比 (3)5.1.3 确定M1和M2的宽长比 (3)5.1.4确定M5、M6的宽长比 (3)5.1.5 确定M7、M8、M9和M10宽长比 (3)5.1.6 确定M3和M4宽长比 (3)5.1.7 确定M11、M12、M13和M14的宽长比 (4)5.1.8 确定偏置电压 (4)5.2 CMFB参数的确定 (4)6. HSPICE仿真 (5)6.1 直流参数仿真 (5)6.1.1共模输入电压范围（ICMR） (5)6.1.2 输出电压范围测试 (6)6.2 交流参数仿真 (6)6.2.1 开环增益、增益带宽积、相位裕度、增益裕度的仿真 (6)6.2.2 共模抑制比（CMRR）的仿真 (7)6.2.3电源抑制比（PSRR）的仿真 (8)6.2.4输出阻抗仿真 (9)6.3瞬态参数仿真 (10)6.3.1 转换速率（SR） (10)6.3.2 输入正弦信号的仿真 (11)7. 设计总结 (11)附录（整体电路的网表文件） (12)采用折叠式结构的两级全差分运算放大器的设计1. 设计指标5000/ 2.5 2.551010/21~22v DD SS L out dias A V VV V V VGB MHz C pF SR V s V V ICMR V P mWµ>==−==>=±=−≤的范围2. 运算放大器主体结构的选择图1 折叠式共源共栅两级运算放大器运算放大器有很多种结构，按照不同的标准有不同的分类。
从电路结构来看, 有套筒式共源共栅、折叠式共源共栅、增益提高式和一般的两级运算放大器等。
本设计采用的是如图1所示的折叠式共源共栅两级运算放大器，采用折叠式结构可以获得很高的共模输入电压范围，与套筒式的结构相比，可以获得更大的输出电压摆幅。
由于折叠式共源共栅放大器输出电压增益没有套筒式结构电压增益那么高，因此为了得到更高的增益，本设计采用了两级运放结构，第一级由M0-M10构成折叠式共源共栅结构，第二级由M11-M14构成共源级结构，既可以提高电压的增益，又可以获得比第一级更高的输出电压摆幅。
为了保证运放在闭环状态下能稳定的工作，本设计通过米勒补偿电容Cc 和调零电阻Rz 对运放进行补偿，提高相位裕量！另外，本文设计的是全差分运算放大器，与单端输出的运算放大器相比较，可以获得更高的共模抑制比，避免镜像极点及输出电压摆幅。
3. 共模反馈电路（CMFB ）的选择由于采用的是高增益的全差分结构，输出共模电平对器件的特性和失配相当敏感，而且不能通过差动反馈来达到稳定，因此，必须增加共模反馈电路（CMFB ）来检测两个输出端的共模电平。
CMFB的实现有连续时间方法和开关电容方法。
本文采用连续时间方法, 如图2所示, 共模采样端输出共模电平通过2个相等的电阻R采样。
为了稳定CMFB反馈电路，在两个电阻端额外并联两个较小的电容，这种结构能确保在一个很大电压范围内会有全平衡输出。
V ref 是共模参考电平, 这个电路和MF0 ~ MF4 共同构成一个闭环负反馈回路, 使共源输出级的共模电平近似等于V ref 。
由于这两级电路的内部都是低阻抗节点, 因此可达到较大的开环单位增益带宽。
一般情况下, 只要共模输入信号的带宽小于CMFB 的单位增益带宽就可保证电路共模电平稳定。
图2 共模反馈电路4.运算放大器设计策略在确定好了运算放大器的结构之后，先设计运放的主体结构，在确定好了运放的直流工作点后，再设计共模反馈电路。
1、根据给出的相位裕量值和负载大小先确定好补偿电容大小和调零电阻的大小。
2、根据转换速率和功耗大小确定好各输入级的尾电流大小和给支路电流大小。
3、由前面确定的电流大小、输入电压范围和输出电压范围以及单位增益带宽GB确定输入级、输出级MOS管的跨导GM和过驱动电压。
4、根据过驱动电压和电流手工计算宽长比大小。
5、在驱动好了所有的运放参数后，用HSPICE软件仿真电路，修改参数，确定直流工作点（保证所有的MOS管工作在饱和区）。
6、设计CMFB电路的参数，用HSPICE软件仿真CMFB电路的带宽和增益大小。
7、将CMFB与运放电路组合再仿真整体电路的各个参数并根据仿真结果修改参数。
5.手工设计过程本设计采用的工艺模型如下：.model NCH nmos vt0=0.7v kp=110u gamma=0.4 lambda=0.04 phi=0.7.model PCH pmos vt0=-0.7v kp=50u gamma=0.57 lambda=0.05 phi=0.85.1 运算放大器参数的确定5.1.1 补偿电容Cc和调零电阻的确定由于电路采用的全差分结构，因此电路如图1所示是对称的结构，因此可以只需分析半边电路。
图1中电路的半边电路图中有四个极点，一个右边平面的零点，其中主极点在M3的漏极，次极点在M14的漏极。
M9的漏极存在一个极点，但是由于处于NMOS共源共栅电流镜中，所以这个极点是同主机点合并的，所以这个极点可以忽略。
另外在折叠点存在一个不能忽略的极点，因为由于M5和M6的存在，会引入比较大的电容，但与次极点相比较，由于次极点引入较大的负载电容，因此，折叠点的极点会比次极点更远离原点的位置，因此，本设计主要分析主极点、次极点和零点。
由于设计指标中的单位增益带宽GB≈gg mm1CCCC=>5MHZ，且PM=>60°，因此设零点Z≈gg mm14CCCC>10GB，为了达到60°的相位余量，则第二主极点|PP2|≈gg mm14CCCC>2.2GB≈2.2gg mm1CCCC，所以Cc>0.22CL，CL=10PF，所以取Cc=2.3PF为了调节右边平面的零点位置，在引入了调零电阻后，零点变化为Z=1CC CC（gggg14−1−RZ），为了消除左边平面的极点P2，则1CC CC（gggg14−1−RZ）=−gg mm14CCCC，即RR ZZ=CC CC+CC LL gg mm13CC CC，在确定好了gg gg14后就可以确定RZ大小。
5.1.2 确定输入级尾电流I0的大小和M0的宽长比根据压摆率SR大小确定尾电流的大小，SR=�II0CC CC II DDDD13−II0CCCC�min,假定SR=II0CC CC，则SR>10V/μμs，则II0>23μμΑ，取II0=30μμΑ。
令M0的过驱动电压VV DDDDDDDD(MM0)=0.4VV，则�WW CC�0=2II MM0KK NN VV DDDDDDDD(MM0)2(1+λλVV DDDD)=3.225.1.3 确定M1和M2的宽长比因为GB≈gg mm1CCCC>5MMMM，因此gg gg1.2≥2π×5×2.3，又II1=0.5II0=15μμΑ且ICMR最小值为-1v,因此取gg gg1=100μμ，则VV DDDDDDDD(MM1.2)=0.3vv。
考虑沟道长度调制效应和体效应，VV DDTT= VV DD0+γγ(�|2ϕϕϕϕ+VV DDSS|−�|2ϕϕϕϕ|)，给M0留0.1V的电压余度，因此VV DDSS1=0.5VV，另外VV DDDD1.2取4V，所以VV DDTT1.2=0.8vv，所以�WW CC�1.2=2II MM0KK NN VV DDDDDDDD(MM0)2(1+λλVV DDDD)=3。
5.1.4确定M5、M6的宽长比由于ICMR最大值大于等于2V，则VV DDDD−|VV DDDD5.6|>VV II II MMDDII−VV DDTT1.2，所以|VV DDDD5.6|<1.3VV，取VV DDDDDDDD(MM5.6)=0.4VV，并给M5和M6留0.1v的余量，所以|VV DDDD5.6|=0.5V。
由于gg gg14>10gg gg1.2(右边平面零点大于10GB)，所以当M14和M1的过驱动电压一致时，则II14>10II1=150u，给II14取160μμΑ，又PP WW≤2mmmm，所以II总<400μμΑ，则II5.6<60μμΑ，给II5.6取40μμΑ的电流值，则�WW CC�5.6=105.1.5 确定M7、M8、M9和M10宽长比由于gg gg14>10gg gg1.2，而M1和M2过驱动电压取为0.3v，因此M14过驱动电压也取0.3V，则M7、M9和M8、M10的漏源电压各取（0.3+0.7）/2=0.5V，流过M7、M8、M9和M10为25μμΑ，所以考虑沟道长度效应和衬底效应后，�WW CC�7.8.9.10=4.975.1.6 确定M3和M4宽长比由于前面已经确定好了M5-M10的漏极电压，所以M3和M4的漏极电压值为2.5V，取M3和M4的过驱动电压值为0.3V，漏极电流为25μμΑ，在考虑衬底效应和沟道效应后，�WW CC�3.4=10。
5.1.7 确定M11、M12、M13和M14的宽长比又前面可知，M12和M14的漏极电流取值为160μμΑ，M14过驱动电压为0.3V，漏源电压为2.5V，则�WW CC�12.14=70，给电流源M11、M13分配0.4V的过驱动电压，则�WW CC�11.13= 30。
5.1.8 确定偏置电压VV SS0=VV DDTT0+VV DDDDDDDD0+VV DDDD=0.7νν+0.4νν−2.5νν=−1.4ννVV CCMMCCSS=VV DDTT5.6+VV DDDDDDDD5.6+VV dddd=2.5νν−(0.7νν+0.4νν)=1.4ννVV SS2=VV DDTT3.4+VV DDDDDDDD3.4+VV DD3=2νν−(0.84νν+0.3νν)=0.86ννVV SS3=VV DDTT7.8+VV DDDDDDDD7.8+VV DD7.8=0.8νν+0.3νν−2νν=−0.9ννVV SS4=VV DDTT9.10+VV DDDDDDDD9.10+VV DDDD=0.7νν+0.3νν−2.5νν=−1.5νν通过HSPICE软件仿真电路的直流工作点，发现有几个MOS管工作在线性区，这主要是由于还没有引入共模反馈电路，上下电流源不匹配，所以修改相应MOS管的参数后，保证了MOS管工作在饱和区，最后运算放大器的参数确定如下表一所以MOS管宽度W(μm) 长度L(μm)M0 3.22 1M1、M2 3 1M3、M4 9.87 1M5、M6 4.97 1 M7、M8、M9、M10 10 1M12、M14 16.52 1M11、M13 11.1 1表一运算放大器MOS管参数5.2 CMFB参数的确定CMFB电路如图2所示，输出端共模电压经过电阻R2和R3采样后，在MF1栅极得到的电压为V=VV OOOODDII�RR3RR2+RR3�+VV OOOODDOO�RR2RR2+RR3�，当R2=R3=R时，V=（VV OOOODDNN+VV OOOODDOO）2，这个电压与MF2的栅级电压参考电压VV rrrrrr比较，将误差电压信号送到MF3的栅极再反馈到运放的M5和M6的栅极，来调节M5和M6的漏极电流，将误差电压转换为电流信号，使得VV OOOODDOO 和VV OOOODDII趋等于Vref。