4位二进制加减法计数器
74ls193十进制加减减法计数器电路
74ls193十进制加减减法计数器电路74LS193是一种十进制加减计数器电路，它具有广泛的应用。
本文将详细介绍74LS193的工作原理和功能特点。
1.74LS193的工作原理74LS193是一种四位二进制计数器，它可以实现十进制的加减减法操作。
通过在输入端接入由控制信号和时钟信号控制的二进制数据输入，74LS193可以根据输入信号的变化实现不同的计数操作。
2.74LS193的功能特点（1）四位计数器：74LS193是一种四位计数器，可以用来计算0到9之间的数字。
（2）加减减法功能：74LS193不仅可以进行加法运算，还可以实现减法运算。
通过控制端的输入信号，可以选择进行加法或减法操作。
（3）同步计数：74LS193采用同步计数方式，即在时钟信号的控制下，所有计数位同时进行计数，确保了计数的准确性。
（4）输出显示：74LS193的输出端有四个计数位和进位输出位，可以实时显示计数结果。
3.74LS193的应用领域（1）计数器：由于其计数功能，74LS193广泛应用于各类计数器电路中，如频率计数器、电子表、工业自动化等。
（2）加减器：由于其加减减法功能，74LS193也可以应用于数字加减运算器中，如数字计算机、计算器等。
（3）时序控制：74LS193也可以用于时序控制电路中，通过对计数信号的控制，实现时序操作，如时钟分频、频率分析等。
本文介绍了74LS193十进制加减减法计数器电路的工作原理和功能特点。
74LS193是一种四位二进制计数器，具有加减减法功能，采用同步计数方式，输出结果准确可靠。
它在计数器、加减器和时序控制电路等领域有着广泛的应用。
通过深入理解和熟练运用74LS193，我们可以设计出高效、稳定的数字电路系统，满足不同应用的需求。
4位同步二进制加法计数器计数最大值
4位同步二进制加法计数器是一种常见的数字电路，用于实现二进制计数。
它可以将二进制数字表示为电信号，并且在每次输入脉冲时进行递增。
下面将详细介绍4位同步二进制加法计数器及其计数的最大值。
一、4位同步二进制加法计数器的原理1. 4位同步二进制加法计数器由4个触发器组成，每个触发器对应一个二进制位。
当输入一个脉冲时，每个触发器根据前一位的状态以及输入脉冲的信号进行状态转换。
这样就实现了二进制数的递增。
2. 触发器之间通过门电路连接，用于控制触发器状态的变化。
这些门电路可以根据具体的设计选择不同的逻辑门，常见的有AND门、OR 门、NOT门等。
3. 4位同步二进制加法计数器是同步计数器，即所有触发器同时接收输入脉冲，确保计数的同步性。
二、4位同步二进制加法计数器的计数最大值1. 4位二进制数的表示范围是0~15，因此4位同步二进制加法计数器的计数最大值为15。
2. 在计数到15后，再输入一个脉冲，计数器将重新从0开始计数，即实现了循环计数。
三、4位同步二进制加法计数器的应用1. 4位同步二进制加法计数器常用于数字电子钟、信号发生器等数字电路中，用于实现计数和定时功能。
2. 它还可以作为其他数字电路的组成部分，用于构建更复杂的逻辑功能。
3. 在数字系统中，计数器是十分重要的组件，它能够实现数字信号的计数和控制，广泛应用于各种数字系统中。
4位同步二进制加法计数器是一种重要的数字电路，通过它可以实现对二进制数的递增计数。
其计数的最大值为15，应用领域广泛。
希望本文内容能够对读者有所启发。
四、4位同步二进制加法计数器的工作原理4位同步二进制加法计数器是一种晶体管数字集成电路，它利用触发器和逻辑门等基本元件构成，能够实现二进制数字的加法计数。
在4位同步二进制加法计数器中，每个触发器代表一个二进制位，通过输入脉冲的控制，能够实现对二进制数的递增计数。
具体来说，当输入一个脉冲信号时，4位同步二进制加法计数器会根据触发器之间的连线和逻辑门的作用，根据之前的状态和输入脉冲的信号进行状态转换，从而实现二进制数的递增。
四位二进制同步加法计数器(缺0011 0100 0101 0110)综述
成绩评定表课程设计任务书摘要本次课设题目为四位二进制加法计数器（缺0011 0100 0101 0110）。
首先在QuartusII8.1中建立名为count16的工程，用四位二进制加法计数器的VHDL语言实现了四位二进制加法计数器的仿真波形图，同时进行相关操作，锁定了所需管脚，将其下载到实验箱。
然后，在Multisim软件中，通过选用四个时钟脉冲下降沿触发的JK触发器和同步电路，画出其时序图，卡诺图，建立相关方程，做出相关计算，完成四位二进制加法计数器（缺0011 0100 0101 0110）的驱动方程。
在Multisim软件里画出了四位二进制加法计数器的逻辑电路图。
经过运行，分析由红绿灯的亮灭顺序及状态，和逻辑分析仪里出现波形图。
说明四位二进制加法计数器顺利完成。
关键词：计数器；VHDL语言；仿真；触发器。
目录一、课程设计目的 (1)二、设计框图 (1)三、实现过程 (2)1、QUARTUS II实现过程 (2)1.1建立工程 (2)1.2编译程序 (7)1.3波形仿真 (10)1.4 仿真结果分析 (14)1.5引脚锁定与下载 (14)2、MULTISIM实现过程 (16)2.1求驱动方程 (16)2.2画逻辑电路图 (19)2.3逻辑分析仪的仿真 (20)2.4结果分析 (21)2.5自启动判断 (22)四、总结 (23)五、参考书目 (24)一、课程设计目的1 了解同步加法计数器工作原理和逻辑功能。
2 掌握计数器电路的分析、设计方法及应用。
3 学会正确使用JK 触发器。
二、设计框图状态转换图是描述时序电路的一种方法，具有形象直观的特点，即其把所用触发器的状态转换关系及转换条件用几何图形表示出来，十分清新，便于查看。
在本课程设计中，四位二进制同步加法计数器用四个CP 下降沿触发的JK 触发器实现，其中有相应的跳变，即跳过了0011 0100 0101 0110四个状态，这在状态转换图中可以清晰地显示出来。
4位二进制加法器
《电工与电子技术基础》课程设计报告题目四位二进制加法计数器学院（部）汽车学院专业汽车运用工程班级22020903学生姓名郭金宝学号220209031006 月12 日至06 月22 日共 1.5 周指导教师（签字）评语评审人:四位二进制加法器一.技术要求1.四位二进制加数与被加数输入2.二位显示二.摘要本设计通过逻辑开关将A3,A2,A1,A0和B3,B2,B1,B0信号作为加数和被加数输入到超前进位加法器74LS283中进行四位二进制相加，将输出信号S4,S3,S2,S1和向高位的进位C1输入一个译码器译码。
再将输出信号X4,X3,X2,X1和Y4,Y3,Y2,Y1分别输入一个74LS247型的七段显示译码器译码，最后分别接一个BS204数码管进行二位显示。
关键字：74LS283 74LS247 BS204三.总体设计方案的论证及选择1.加法器的选取加法器有两种，分别是串行进位加法器和超前进位加法器。
串行进位加法器由全加器级联构成，高位的运算必须等到低位加法完成送来进位时才能进行。
它虽然电路简单，但运算速度较慢，而且位数越多，速度就越慢。
T692型集成全加器就是这种四位串行加法器。
超前进位加法器由逻辑电路根据输入信号同时形成各位向高位的进位。
使各位的进位直接由加数和被加数来决定，而不需依赖低位进位，这就省去了进位信号逐级传送所用的时间，所以这种加法器能够快速进位。
因为它的这个优点我们选取超前进位加法器。
超前进位加法器的型号有多种，由于我们是非电专业，对电子器件的选取要求不高，为使设计简单所以选74LS283型加法器。
2.译码器的选取译码器的功能是将二进制代码（输入）按其编码时的原意翻译成对应的信号或十进制数码(输出)。
译码器是组合逻辑电路的一个重要器件，其可以分为：变量译码和显示译码两类。
译码器的种类很多，但它们的工作原理和分析设计方法大同小异，其中二进制译码器、二-十进制译码器和显示译码器是三种最典型，使用十分广泛的译码电路。
四位同步二进制计数器74LS161
四位同步二进制计数器74LS161————————————————————————————————作者：————————————————————————————————日期：四位同步二进制计数器74LS161逻辑符号如图所示：逻辑功能如下表所示：74LS161功能表PTCP 功能1 × 0 ××1 × 1 0 ×1 0 1 1 ×1 1 1 1 0↑↑×××计数并行输入保持保持（CO=0）清零CP是时钟脉冲信号端，是异步清零端，是同步置数控制端，P和T为计数允许控制端，D0～D3为并行数据输入端，Q0～Q3为数据输出端，CO为进位输出端。
由功能表可以看出该芯片具有以下功能：（1）清零功能。
当时，计数器异步清零。
即只要，计数器输出状态立刻变为“0000”。
（2）同步并行置数功能。
当、时，在CP上升沿作用下，并行输入数据D0～D3进入计数器，使计数器的输出端状态为Q3 Q2Q1 Q0＝D3D2 D1D0。
（3）保持功能。
当、时，若P·T＝0，则计数器保持原来状态不变。
对于进位输出信号有两种情况：如果T=0，则CO=0；如果T=1，则CO= Q3 ·Q2·Q1 ·Q0（4）计数功能。
当、时，若P＝T＝1，则在时钟脉冲CP上升沿的连续作用下，计数器输出（Q3Q2Q1Q0）的状态按0000→0001→0010→0011→0100→0101→0110→0111→1000→1001→1010→1011→1100→1101→1110→1111→0000的次序循环变化，完成十六进制（或称四位二进制）加法计数。
并且当计数器计到1111时，进位输出端CO输出为1，其他状态时CO输出为0。
4位二进制数加法器实验
《电子线路设计、实验、测试》实验报告实验名称：4位二进制数加法器实验院系：电子信息与通信学院专业班级：电信1401班姓名：XXX学号：xxxxxx时间：地点：南一楼指导教师：2016 年 4 月 13 日4位二进制加法器实验一.实验目的1.熟悉ISE软件的使用2.熟悉并初步掌握Verilog HDL描述电路的方法3.掌握用仿真波形验证电路功能的方法4.熟悉使用ISE软件创建文件并下载到basys2开发板上的过程二.实验内容用ISE软件对4位二进制全加器实验进行仿真，采用4位二进制数加法器的数据流描述方式，由于被加数A和加数B都是4位的，而低位的进位Cin为1位，所以运算的结果可能为5位，用{Cout，Sum}拼接起来表示。
然后对其进行仿真，最后创建约束文件，生成bit文件下载到basys2开发板上，对开发板进行操作。
三.实验原理除本位两个数相加外，还要加上从低位来的进位数，称为全加器。
图1为全加器的方框图。
图2全加器原理图。
被加数Ai、加数Bi从低位向本位进位Ci-1作为电路的输入，全加和Si与向高位的进位Ci作为电路的输出。
能实现全加运算功能的电路称为全加电路。
全加器的逻辑功能真值表如表1中所列。
表1 全加器逻辑功能真值表图1 全加器方框图图2 全加器原理图四位全加器四位全加器如图3所示，四位全加器是由半加器和一位全加器组建而成：图3四位全加器原理图四、实验步骤与要求1.创建一个子目录，并新建一个工程项目。
2.创建一个Verilog HDL文件，并将文件添加到工程项目中并编译整个项目，查看该电路所占用的逻辑单元(Logic Elements,LE)的数量。
3.对设计项目进行时序仿真，记录仿真波形图。
4.根据FPGA开发板使用说明书，对设计文件中的输入、输出信号分配引脚。
即使用开发板上的拨动开关代表电路的输入，用发光二极管(LED)代表电路的输出。
5.重新编译电路，并下载到FPGA器件中。
改变拨动开关的位置，并观察LED灯的亮、灭状态，测试电路的功能。
4位二进制加减计数器74191
99
地
74
105
[1]: 测试条件中的“最小”和“最大”用推荐工作条件中的相应值。
LS191 最小 最大
-1.5 2.5 2.7
0.4 0.5 0.3 0.1 60 20 -1.2 -0.4 -20 -100 -20 -100 35 35
单位 V V V mA µA mA mA mA
4.75
5 5.25
2
0.7
0.8
-400
4
8
0
20
25
35
20
0
40
单位
V
V V
uA
mA
MHz ns
ns ns ns
三毛电子世界
逻辑图
三毛电子世界
静态特性（TA为工作环境温度范围）
参数
测 试 条 件【1】
‘191 最小 最大
VIK输入嵌位电压
到低电平传输延迟时间
单位
MHz ns ns ns ns ns
ns
ns ns ns ns ns
三毛电子世界
动态特性(TA=25℃)
参
数[2]
测试条件
‘191
‘LS191
最小 最大 最小 最大
fmax
tPLH LOAD → 任一 Q
Vcc =5V,CL=15Pf,RL=400Ω
20
20
( ‘LS191 为 2KΩ)
33
33
tPHL
50
50
tPLH D → Q
22
32
tPHL
tPLH CLOCK → RC
50
1
压时输入电流 其余输入 （LS191 为 7V）
实验报告七
选预置数D3D2D1D0=0000；
写出D5-1的二进制数码：D4=0100；
再根据D4数码写出置数信号表达式： Q2 ； LD
最后根据置数信号表达式画出连线图。
例 用 74LS160的置数法构成七进制加法计数器
741LS60的有效状态是10个状态，在此选后七个状态为循环 计数状态即0011～1001。所以选预置数为：D3D2D1D0=1001 ； 74LS160是同步置数的，选
1） 异步清零：当 RD 0 时，不管其他输入端的状态如何， 不论有无时钟脉冲CP，计数器输出将被直接置零（Q3Q2QlQ0＝ 0000），称为异步清零。 2） 同步并行预置数：当 RD 1, LD 0 时，在输入时钟脉 冲CP上升沿的作用下，并行输入端的数据d3d2d1d0被置入计数 器的输出端，即Q3Q2QlQ0＝d3d2d1d0。由于这个操作要与CP上 升沿同步，所以称为同步预置数。 3）计数功能：当 RD LD EP ET 1 时，在CP端输入 计数脉冲，计数器进行二进制加法计数。 4）保持功能：当 R D LD 1 ，且 EP ET 0 ，即两个 使能端中有0时，则计数器保持原来的状态不变。这时，如 EP＝0、ET＝1，则进位输出信号CO保持不变；如ET＝0则不 管EP状态如何，进位输出信号CO为低电平0。
集成计数器产品多数是二进制和十进制计数器，如果需要其 他进制的计数器，可用现有的二进制或十进制计数器，利用 其清零端或预置数端，外加适当的门电路连接构成任意进制 计数器。如果手边有M进制的集成计数器，要构成N进制的计 数器，当M>N时用一片M进制的计数器就可以实现；当M<N时 则需要多片M进制的计数器下面分别介绍实现的方法。
LD CO ；
最后根据置数信号表达式画出连线图。
四位二进制加法计数器(缺0001 0010 0011 0100)
成绩评定表课程设计任务书摘要人们在日常的生活，工作，学习等方面，到处都会遇到计数问题，离不开计数。
本文主要针对的是四位二进制加法计数器的问题。
按二进制递增规律来进行计数。
我们通过学习与阅读更深一步了解了计数器的工作原理和逻辑功能。
本文采用VHDL硬件描述语言实现了四位二进制加法计数器（缺0001 0010 0011 0100）的问题，采用QUARTUSⅡ对加法计数器进行编译和仿真。
关键词：四位二进制；加法计数器；VHDL；QUARTUSⅡ。
目录一.课程设计目的 (1)二.课设题目实现框图 (1)三.实现过程 (2)VHDL的编译和仿真 (2)1.建立工程 (2)2.VHDL源程序 (5)3.编译及仿真过程 (6)4.引脚锁定及下载 (9)5.仿真结果分析 (11)四.设计体会 (12)五.参考文献 (13)一、课程设计目的1.熟悉掌握计数器的原理和功能；2.熟悉掌握QuartusII的使用方法，并用VHDL语言对计数器进行编译和仿真；3.掌握实验箱的使用和程序的下载；4.掌握Multisim的使用方法并进行计数器的实现；二、课设题目实现框图状态转换图是描述时序电路的一种方法，具有形象直观的特点，即其把所用触发器的状态转换关系及转换条件用几何图形表示出来，十分清新，便于查看。
在本课程设计中，四位二进制同步加法计数器用四个CP下降沿触发的JK 触发器实现，其中有相应的跳变，即跳过了0001 0010 0011 0100四个状态，这在状态转换图中可以清晰地显示出来。
具体结构示意框图和状态转换图如下：0000 0101 0110 0111 1000 10011111 1110 1101 1100 1011 1010缺（0001 0010 0011 0100）B: 状态图三、实现过程(VHDL的编译和仿真)1.建立工程创建一个工程，具体操作过程如下：（1）点击File –> New Project Wizard创建一个新工程，如图1-1；图1-1（2）点击Next，为工程选择存储目录、工程名称、顶层实体名等，并点击Next，如图1-2；图1-2(3) 点Next，进入设备选择对话框，如图1-3，这里选中实验箱的核心芯片CYCLONE系列FPGA产品EP1C6Q240C8；图1-3（4）点击Next，系统显示如图1-4，提示是否需要其他EDA工具，这里不选任何其他工具；图1-4（5）点击Next后，系统提示创建工程的各属性总结，若没有错误，点击Finish，如图1-5图1-52.VHDL源程序LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;entity count10 isPORT (cp,r:IN STD_LOGIC;q:OUT STD_LOGIC_VECTOR(3 DOWNTO 0) ); end count10;ARCHITECTURE Behavioral OF count10 ISSIGNAL count:STD_LOGIC_VECTOR(3 DOWNTO 0) ;BEGINPROCESS (cp,r)BEGINif r='0' then count<="0000";elsiF cp'EVENT AND cp='1' THENif count="0000" THENcount <="0101";ELSE count <= count +1;END IF;end if;END PROCESS;q<= count;End Behavioral;3.编译和仿真过程（1）点击File->New创建一个设计文件，选择设计文件的类型为VHDL File，如图1-6；图1-6（2）在编辑窗口中编辑程序，如图1-7；图1-7（3）点击Processing->Start Compilation编译该文件，系统将开始编译，结束后，给出提示信息和编译结果，如图1-8所示：图1-8（4）建立时序仿真文件,选择“Vector Waveform File”，如图1-9；图1-9（5）在Name处击右键，Insert→Insert Node or Bus，单击，单击，再单击→OK→OK，如图1-10所示；图1-10（6）对其进行仿真，结果如图1-11,1-12.图1-11图1-12 4.引脚的锁定及下载各引脚的锁定如表1所示：表1引脚的锁定和下载分别如图1-13和1-14所示；图1-13图1-145.仿真结果分析仿真结果如图1-15所示：图3-1-14图1-15结果分析：由仿真波形图可以清晰的看出加法计数器的工作过程，由0000起依次递增，最后加至1111后再由0000起进行下一个周期的循环，其中缺少0001 0010 0011 0100四个状态。
异步四位二进制可逆计数器
数字电路课程设计题目：异步四位二进制可逆计数器学院：物理科学与工程技术学院班级：电子科学与技术081班姓名：庄磊学号：0812270109一、设计元件：74LS74 CC4030 信号输入器指示灯二、元件介绍：1、74LS74管脚介绍：管脚简介2、CC4030简介：上图为CC4011的管脚图。
CC4030为四个异或门，管脚形式与其相同。
设计中的异或门就用此元件。
3、信号发生器：用普通的脉冲。
显示：发光二极管。
三、设计原理四位异步可逆二进制计数器真值表如下：当K=1时，计数器实现的是由0~16的二进制加法。
当K=0时，计数器实现的是由16~0的二进制减肥。
原理：计数器是一个用以实现计数功能的时序部件，它不仅可用来计脉冲数，还常用作数字系统的定时、分频和执行数字运算以及其它特定的逻辑功能。
计数器种类很多。
按构成计数器中的各触发器是否使用一个时钟脉冲源来分，有同步计数器和异步计数器。
根据计数制的不同，分为二进制计数器，十进制计数器和任意制计数器。
根据计数的增减趋势，又分为加法、减法和可逆计数器。
还有可预置数和可编程序功能计数器等等。
目前，无论是TTL还是CMOS集成电路，都有品种较齐全的中规模集成计数器。
使用者只要借助于器件手册的功能表和工作波形图以及引出端的排列，就能正确地运用这些器件。
边沿D触发器的工作原理：逻辑图逻辑符号SD 和RD 接至基本RS 触发器的输入端，它们分别是预置和清零端，低电平有效。
当SD=0且RD=1时,不论输入端D为何种状态，都会使Q=1，Q=0，即触发器置1；当SD=1且RD=0时，触发器的状态为0,SD和RD通常又称为直接置1和置0端。
我们设它们均已加入了高电平，不影响电路的工作。
工作过程如下：1.CP=0时，与非门G3和G4封锁，其输出Q3=Q4=1，触发器的状态不变。
同时，由于Q3至Q5和Q4至Q6的反馈信号将这两个门打开，因此可接收输入信号D，Q5=D，Q6=Q5=D。
四位二进制加法计数器课程设计
图3-6芯片型号选择
（5）点击Next，系统显示如图3-7，提示是否需要其他EDA工具，这里不选任何其他工具；
（6）点击Next后，系统提示创建工程的各属性总结，若没有错误，点击Finish，工程创建向导将生成一个工程，这时软件界面如图3-8，在窗口左侧显示出设备型号和该工程的基本信息等。
2.求时钟方程、状态方程
（1）求时钟方程
采用同步方案，故取CP0=CP1=CP2=CP3=CP
CP是整个要设计的时序电路的输入时钟脉冲
（2）求状态方程
由图2所示状态转换图可直接画出如图3-20所示的电路次Q3n+1Q2n+1Q1n+1Q0n+1的卡诺图，再分解开便可以得到如图3-21所示的各触发器的卡诺图。
end zs_2;
ARCHITECTURE Behavioral OF zs_2 IS
SIGNAL
count:STD_LOGIC_VECTOR(3 DOWNTO 0);
BEGIN
PROCESS(cp,r)
BEGIN
if r='0'then count<="0000";
elsiF cp'EVENT AND cp='1'THEN
（3）在Multisim环境中仿真实现四位二进制加计数器(缺0010 0011 1101
1110)的建立，并通过虚拟仪器验证其正确性。
二课设题目实现框图
在本课程设计中，四位二进制加计数用四个CP下降沿触发的JK触发器实现，其中有相应的跳变，即跳过了0010 0011 1101 1110四个状态，这在状态转换图中可以清晰地显示出来。
图3-11存盘
四位二进制全加全减器
数字逻辑设计及应用课程设计组合逻辑电路课程设计四位二进制全加/全减器姓名：学号：指导教师：一、任务与要求使用74LS83构成4位二进制全加/全减器。
具体要求：1)列出真值表；2)画出逻辑图3)用Verilog HDL进行仿真二、设计思路1）原理分析：74LS83是四位二进制先行加法器，所以直接接入输入可以得到全加器，下面主要讨论四位二进制全减器的构造。
对于减法，可以作相应的代数转换编程加法，二进制减法也是如此，原理如下：这样就把减法变为了加法，而[]=，这里利用补码性质，具体实现方法就是：逐位取反并在最低权一位加上1。
在全减器中，进位输入Cin变为借位输出，所以要减去Cin，且全加器的输出端Cout为进位输出，全减器为借位输出，所以将So取反后即可得到全减器的借位输出。
在以上分析基础可知，可在全加器的基础上设计全减器。
四位二进制全加/全减器真值表如下：（因原始真值表行数太过庞大，列出部分真值的例子）真值表A3 A2 A1 A0 B3 B2 B1 B0 Co Bo S0 S1 S2 S3C/B0 0 1 0 0 1 0 1 0 1 0/1 1/1 1/0 1/1 01 0 1 1 1 1 1 0 1 1 1/1 0/1 0/0 1/1 00 1 1 0 0 0 1 1 0 0 1/0 0/0 0/1 1/1 01 1 1 1 0 0 1 1 1 0 0/1 0/1 1/0 0/0 00 0 1 0 0 1 0 1 0 1 1/1 0/1 0/0 0/0 11 0 1 1 1 1 1 0 1 1 1/1 0/1 1/0 0/0 10 1 1 0 0 0 1 1 0 0 1/0 0/0 1/1 0/0 11 1 1 1 0 0 1 1 1 0 0/1 0/0 1/1 1/1 1*表格后半部分内容，斜线前为全加结果，斜线后为全减结果*XOR门的函数为：，所以当EN=A=0时，得到F=B与第二输入相同，当EN=A=1时，F=B’与第二输入相反。
由JK触发器组成的4位异步二进制加法计数器
由JK触发器组成的4位异步二进制加法计数器由JK触发器组成的4位异步二进制加法计数器必须满足二进制加法原则:逢二进一(1+1=10，即Q由1加1?0时有进位);各触发器应满足两个条件:每当CP有效触发沿到来时，触发器翻转一次，即用T′触发器。
控制触发器的CP端，只有当低位触发器Q由1?0(下降沿)时，应向高位CP 端输出一个进位信号(有效触发沿)，高位触发器翻转，计数加1。
由JK触发器组成4位异步二进制加法计数器。
? 逻辑电路JK触发器都接成T′触发器，下降沿触发。
图1 由JK触发器组成的4位异步二进制加法计数器(a)逻辑图;(b)工作波形? 工作原理异步置0端上加负脉冲，各触发器都为0状态，即Q3Q2Q1Q0,0000状态。
在计数过程中，为高电平。
只要低位触发器由1状态翻到0状态，相邻高位触发器接收到有效CP触发沿，T′的状态便翻转。
? 状态转换顺序表如下表所示。
电路为十六进制计数器。
? 工作波形(又称时序图或时序波形)如图1所示.输入的计数脉冲每经一级触发器，其周期增加一倍，即频率降低一半。
一位二进制计数器就是一个2分频器，16进制计数器即是一个16分频器。
四位二进制加法计数器状态转换顺序表:计数顺序计数器状态Q3 Q2 Q1 Q0123456789101112131415160 0 0 0 0 0 0 1 0 0 1 0 0 0 1 1 0 1 0 0 0 1 0 1 0 1 1 00 1 1 11 0 0 01 0 0 11 0 1 01 0 1 11 1 0 01 1 0 11 1 1 01 1 1 10 0 0 0图2为由D触发器组成的4位异步二进制加法计数器的逻辑图。
由于D触发器用输入脉冲的上升沿触发，因此，每个触发器的进位信号由端输出。
其工作原理与上类似。
图2 由D触发器组成的4位异步二进制加法计数器。
四位二进制加法计数器
四位二进制加法计数器一实验目的1．熟悉ＱuartusII的ＶＨＤＬ文本设计流程全过程，学习计数器的设计与仿真2．掌握简单逻辑电路的设计方法与功能仿真技巧。
3．学习使用V AHDL语言进行含异步清零和同步加载与时钟使能的计数器的设计二实验仪器设备1．PC机，1台2．ＱuartusII系统三实验原理含计数使能、异步复位4位加法计数器，其中有锁存器、rst是异步清零信号，低电平有效；clk是锁存信号、当ena为1时使能锁存器。
四实验内容用VHDL语言设计一个含异步清零和同步加载与时钟使能的计数器，并进行编辑，编译与仿真。
要求(1)设计含有异步清零CLR和时钟使能端ENA。
(2)用D触发器设计带有上述功能的十进制的加法计数器。
五实验程序LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY CNT10 ISPORT(CLK,RST,EN : IN STD_LOGIC;CQ : OUT STD_LOGIC_VECTOR(3 DOWNTO 0);COUT : 0UT STD_LOGIC);END ENTITY CNT10;ARCHITECTURE behav OF CNT10 ISBEGINPROCESS (CLK,RST,EN)V ARIABLE CQI : STD_LOGIC_VECTOR(3 DOWNTO 0);BEGINIF RST=‘1’THEN CQI:=(OTHERS =>‘0’);ELSIF CLK’EVENT AND CLK=‘1’THENIF EN=‘1’THENIF CQI<9 THEN CQI:=CQI+1;ELSE CQI := (OTHERS => ‘0’);END IF;END IF;END IF;IF CQI=9 THEN COUT<=‘1’;ELSE COUT<=‘0’;END IF;CQ<=CQI;END PROCESS;END ARCHITECTURE behav;六. 实验仿真图形试验总结和分析通过试验，让我更加深刻了解并掌握了如何使用Quartus 2的使用，工程的建立，文件的保存，特别是如何观察时序仿真图和电路图。
quartus_4位二进制加减法计数器
贵州大学实验报告学院：专业：班级设计原理框图从原理图中可见，需要有1bit装载位（load）、1bit清零位（clr）、方向控制位up_down和4bit数据选择位DIN[3..0]。
装载位我们采用SW0，清零位采用SW1，方向控制位为SW2。
SW3-SW6作为数据输入端，LED1-LED4显示数据的输出，LED5为溢出标志位。
如图为波形仿真结果，当clr为1的时候，输出结果为0000；当clr为0，load为1时，输出结果为输入数据DIN的值，当up_down为1时，加法进位，进行加1运算，当data_r达到1111时，data_r变为0000，级零信号c为1；当up_down为0时，减法进位，进行减1运算，当data_r达到0000时，data_r变为1111，级零信号c为0。
总黄酮生物总黄酮是指黄酮类化合物，是一大类天然产物，广泛存在于植物界，是许多中草药的有效成分。
在自然界中最常见的是黄酮和黄酮醇，其它包括双氢黄（醇）、异黄酮、双黄酮、黄烷醇、查尔酮、橙酮、花色苷及新黄酮类等。
简介近年来，由于自由基生命科学的进展，使具有很强的抗氧化和消除自由基作用的类黄酮受到空前的重视。
类黄酮参与了磷酸与花生四烯酸的代谢、蛋白质的磷酸化、钙离子的转移、自由基的清除、抗氧化活力的增强、氧化还原作用、螯合作用和基因的表达。
它们对健康的好处有：（ 1 ）抗炎症（ 2 ）抗过敏（ 3 ）抑制细菌（ 4 ）抑制寄生虫（ 5 ）抑制病毒（ 6 ）防治肝病（7 ）防治血管疾病（8 ）防治血管栓塞（9 ）防治心与脑血管疾病（10 ）抗肿瘤（11 ）抗化学毒物等。
天然来源的生物黄酮分子量小，能被人体迅速吸收，能通过血脑屏障，能时入脂肪组织，进而体现出如下功能：消除疲劳、保护血管、防动脉硬化、扩张毛细血管、疏通微循环、活化大脑及其他脏器细胞的功能、抗脂肪氧化、抗衰老。
近年来国内外对茶多酚、银杏类黄酮等的药理和营养性的广泛深入的研究和临床试验，证实类黄酮既是药理因子，又是重要的营养因子为一种新发现的营养素，对人体具有重要的生理保健功效。
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贵州大学实验报告
学院：计算机科学与信息学院专业：信息安全班级：
c=1;
end
else begin //如果data_r的值不等于0000则执行以下步骤
data_r<=data_r-1; //将data_r-1的值赋给data_r
c=0;
end
end
end
end
endmodule //模块定义结束
实
验
数
据
从实验结果图可以看出当up_down=1时执行加法计数器，每当clk输入一个上升信号时计数器的值DOUT 增加1。
当up_down=0时执行减法计数器，每当clk输入一个上升信号时计数器的值DOUT减少1。
当load=1是计数器载入预留值即DOUT=DIN。
当clr输入为1是计数器执行清零操作。
注：各学院可根据教学需要对以上栏木进行增减。
表格内容可根据内容扩充。