AES算法中Sbox和列混合单元的优化及FPGA实现

①加法为按位异或。
②乘法为多项式相乘后用ｑ（ｚ）取模，按公式
Ｐ（ｚ）＝ｎ（ｚ）ｏ ｄ（ｘ）ｍｏｄ ｑ（ｚ）进行运算； ③求逆根据公式公式口·ａ－１＝１ ｍｏｄ ｇ（ｚ），计算
ＧＦ（２４）上元素ａ的逆ａ～；
构造ＧＦ（２４）上的一次多项式妇＋Ｃ，并利用上述
ＧＦ（２４）上的加法、乘法和求逆运算进行运算，得到
１ １ ０Ｏ ０ １ １ １
１ １ １ Ｏ Ｏ０ １ １
１ １ １ １ Ｏ ＯＯ １
０
㈦１ ０㈤１ ０：１｜］
Ｍ，一Ｍ＿１一Ｉ ｏ １ ｏ ｏ １ ｏ １ ｏ ｌ（５） １ ㈦㈦１
１２
万方数据
图１ Ｓ—ｂｏｘ／逆Ｓ—ｂｏｘ模块
Ｓ—ｂｏｘ硬件实现时的主要部件是乘法求逆。在有 限域ＧＦ（２８）上，乘法求逆是一种相当复杂的函数．直接 在域ＧＦ（２８）上生成Ｓ—ｂｏｘ盒，组合逻辑复杂度高，会 使电路中逻辑电路的门数大大增加。根据有限域的性 质，利用域ＧＦ（２８）与ＧＦ［（２４）２］的同构变换，把 ＧＦ（２８）上的求逆转化在ＧＦ［（２４）２］上的求逆运算，从 而生成Ｓ—ｂｏｘ单元。可以降低逻辑关系运算的复杂度， 优化Ｓ—ｂｏｘ的面积。
在此首先通过在Ｓ—ｂｏｘ和逆Ｓ—ｂｏｘ中共用一个 ｌｏｏｋ—ｕｐ列表，简化非线性单元的复杂度，然后通过选
收稿日期：２００９一０６—１８
万方数据
择合适的即约多项式，进行域ＧＦ（２８）到ＧＦ（２４）的同构 映射，对Ｓ—ｂｏｘ的算法进行优化，并采用组合逻辑电路 实现，使优化后的Ｓ—ｂｏｘ在同等频率条件下较显著地 减少了硬件资源的消耗。同时介绍了一种减小列混合 （ＭｉｘＣｏｌｕｍｎ）单元硬件复杂度的方案，可以明显地减 少列混合单元的设计面积。
步骤（１）中的线性变换Ｔ满足：玎一一Ｅ。
其中：
Ｙ＝Ｔ－１｛户［３：ｏ］，ｑＥ３：ｏ］｝
（１０）
１ＯＯ ０ １ ０ ＯＯ
ＯＯＯ Ｏ１ １ Ｏ １
Ｏ １ Ｏ Ｏ１ １ Ｏ １
Ｏ １Ｏ ＯＯ １ １ Ｏ Ｔ－１＝
Ｏ １Ｏ ｌ １ １ Ｏ １
ｌ ／～
●●■ 、Ｊ
Ｏ０ １ Ｏｌ ｌ ＯＯ
０ ｌ １ １ １ ＯＯ１
如图４所示。 这种模块设计可以通过部分分享硬件来同时实现
ｏｕｔ。＝Ｅｚ ３ １ １］·［口ｂ ｆ ｄ］Ｔ
（１５）
以及：
’
ｏｕｔ，一［Ｅ Ｂ Ｄ ９］·Ｅａ ｂ ｃ ｄ］Ｔ
（１６）
在设计中，可以将两式重组并表示如下：
ｏｕｔ。一２（口＋６）＋ｂ＋（ｆ＋ｄ）
（１７）
和：
ｏｕｔ，＝４（２（口＋６）＋２（Ｃ＋ｄ）＋（口＋ｆ））＋
２（口＋６）＋ｂ＋（ｆ＋ｄ）
（１８）
裹１对式（１１）和式（１２）的重组操作
步骤
操作
步骤
操作
１
Ｚ０１一ａ—ｌ－ｂ
６
∞６一Ｗ２＋Ｗ４＋ｔ啦
２
∞２＝ａ＋ｆ
７
＂Ｗ７一＂６×２
３
Ｗ３＝ｃ＋ｄ批＝∞ｌ×２
９
ｏｕｔ，一”３＋ｔ￡，４＋ｂ
５
讹＝ｗ３×２
１０
ｏｕｔ，＝Ｏｕｔ．－＋撕
，７删７丫：。 占
ｕ｛７、 ’ｌ一 丫、７ ７Ｗ爪 ． ７厂Ｗｈ
１１
源。所以非常需要一种减少硬件复杂性的方法。
就如ＡＥＳ标准所描述的那样，Ｓ—ｂｏｘ的操作过程
可以表示为：
Ｙ＝Ｍ·ｍｕｌｔｉｐｌｉｃａｔｉｖｅ＿ｉｎｖｅｒｓｅ（ｘ）＋ｃ （１） 其中：
１ １ １ １ １ ＯＯ０
Ｏ１ １ １１ １ ＯＯ
ＯＯ１ １ １１１ Ｏ
Ｏ Ｏ Ｏ１１ １ １ １
Ｍ＝
（２）
１ ＯＯＯ １ １ １ １
在这种设计方案中，求逆运算模块中所选用的即约
万方数据
多项式户（ｚ）和本源多项式ｑ（ｚ）不同，减低了求逆模块 的复杂度。根据理论分析，本文中用到的户（ｚ）和口（ｚ） 不会减低ＡＥＳ算法的安全性。
２列混合单元的优化设计
在列混合（ＭｉｘＣｏｌｕｍｎ）和逆列混合（ＩｎｖＭｉｘ
Ｃｏｌｕｍｎ）的操作中，由以下两式定义了两个主要操作：
所采用有限域ＧＦ（２８）上的乘法求逆电路模块优化 过程如图２所示。优化的乘法求逆过程可表述如下：
（１）通过线性变换丁将ＧＦ（２８）的输入Ｘ映射到 域ＧＦ（２ ４）上的元素ｂ，（；
（２）构建相应的域ＧＦ（２ ４）的一次多项式，定义域 ＧＦ（２４）上的加法、乘法和求逆运算。利用域（；Ｆ（２ ４）上 的加法、乘法和求逆运算，得到域ＧＦ（２４）上元素ｂ，Ｃ的 逆元素Ｐ，ｑ；
ｃ
，、
一。，，
ｔ束ｗ
十
｝ 。，一
７＼
．。厂了］
‘一ｎ［７＇Ｏ］冈ｏｕｔ［７＂Ｏ，］
图３ 字节一列混合模块
图３中：Ｘ，模块（ＡＥＳ中的乘法器）的计算公 式为：
ｏｕｔ［－７：ｏ］一｛ｉｎ［－６：４３，ｉｎ［＇３：ｏ］Ａ｛ｉｎＥ７］，ｉｎＥ７］， ０，ｉｎ［Ｚ］），ｉｎ［Ｚ］）
更进一步，会发现，要建立一个全局的逆选择列混 合模块，需要将４个字节一列混合模块集成在一起，形成 一个全新的字一列混合模块（Ｗｏｒｄ—ＭｉｘＣｏｌｕｍｎ模块），
ＯＯ ｌ Ｏ １ １ Ｏ １
（３）通过域ＧＦ（２４）上的运算，求ｂ，ｃ的逆Ｐ，ｑ。首 先构建ＧＦ（２４），ｇ（ｚ）一一＋Ｘ＋ｌ作为域ＧＦ（２４）上的
本源多项式，口（ｚ），ｄ（ｚ），已（ｚ）Ｅ－ＧＦ（２４）。其中，
口（ｚ）＝ａ３２３如２２２＋ａｌｚ＋ａｏ，ｄ（ｚ）一ｄ３２３＋ｄ２２２＋
ｄｌｚ＋ｄｏ，Ｐ（ｚ）＝ｅ３２３＋ｅ２２２＋ｅｌｚ＋ｅｏ定义域ＧＦ（２４） 上的加法、乘法、逆运算。
仿真并在Ｘｉｌｉｎｘ Ｓｐａｒｔａｎ ３系列ＦＰＧＡ上进行综合验证，可以将结构简化，使ＡＥＳ电路面积得到优化，明显节约硬件资源。
关键词：ＡＥＳ算法；Ｓ—ｂｏｘ；列混合；结构优化；ＦＰＧＡ实现
中图分类号：ＴＮ７１０
文献标识码：Ｂ
文章编号：１００４—３７３Ｘ（２００９）２４—０１１一０４
Ｏｐｔｉｍｉｚａｔｉｏｎ ｏｆ Ｓ—ｂｏｘ ａｎｄ ＭｉｘＣｏｌｕｍｎ Ｂｌｏｃｋｓ ｉｎ ＡＥＳ Ｅｎｃｒｙｐｔｉｏｎ Ａｌｇｏｒｉｔｈｍ ａｎｄ ＦＰＧＡ Ｉｍｐｌｅｍｅｎｔａｔｉｏｎ
与此同时，市场迫切需要ＡＥＳ的ＦＰＧＡ和ＡＳＩＣ 的硬件解决方案，因为其与用软件实现相比更安全而且 更省电。在一些应用，如：信用卡，手机，ＰＤＡ等中，硬 件的复杂度是影响成本和能耗的一个非常重要的因素。 因此。在加密和解密中都非常需要优化ＡＥＳ的主要操 作部分。在ＡＥＳ算法中，Ｓ—ｂｏｘ是惟一的非线性单 元，在加密解密，特别是字节替代和逆字节替代操作时 需要分别执行Ｓ—ｂｏｘ和逆Ｓ—ｂｏｘ。建立一个１６×１６ 的Ｓ—ｂｏｘ，以往通常采用查找表的方式实现，占用大量 硬件资源。因此，对Ｓ—ｂｏｘ进行优化是实现高效ＡＥＳ 的重要步骤。
ＧＦ（２４）上的元素ｂ，ｆ的逆Ｐ，ｑ，由式（７）可得： （如＋ｆ）一１＝６（８ｂ２＋缸＋Ｃ２）－１２４－
（ｆ＋６）（８ｂ２＋ｂｃ＋ｆ２）＿１
（１２）
Ｐ＝６（８ｂ２＋＆＋Ｃ２）一
（１３）
ｑ＝（ｆ＋６）（８ｂ２＋ｂｃ＋ｆ２）一１
（１４）
Ｐ，ｑ的计算是Ｓ—ｂｏｘ中最复杂的逻辑运算，占用
了大量的逻辑关系，关于Ｐ，ｑ的分量元素计算是由上述 算法中的分量元素代入式（１３）、式（１４）求得。
Ｋｅｙｗｏｒｄｓ：ＡＥＳ ｅｎｃｒｙｐｔｉｏｎ ａｌｇｏｒｉｔｈｍ；Ｓ—ｂｏｘ；ｍｉｘ ｃｏｌｕｍｎ；ｏｐｔｉｍｉｚａｔｉｏｎ；ＦＰＧＡ ｉｍｐｌｅｍｅｎｔａｔｉｏｎ
美国国家标准与技术局（Ｎａｔｉｏｎａｌ Ｉｎｓｔｉｔｕｔｅ ｏｆ Ｓｔａｎｄａｒｄ ａｎｄ Ｔｅｃｈｎｏｌｏｇｙ，ＮＩＳＴ）于１９９７年１月提出 发展ＡＥＳ（Ａｄｖａｎｃｅｄ Ｅｎｃｒｙｐｔｉｏｎ Ｓｔａｎｄａｒｄ）加密算法， 并于同年９月１２日推出ＡＥＳ的早期基本算法。在研 究了一系列早期算法之后，Ｒｉｊｎｄａｅｌ算法被确定为先进 加密标准（Ａｄｖａｎｃｅｄ Ｅｎｃｒｙｐｔｉｏｎ Ｓｔａｎｄａｒｄ，ＡＥＳ）。由 于其较高的保密级别，ＡＥＳ算法被用来替代ＤＥＳ和 ３一ＤＥＳ，以适应更为严苛的数据加密需要。
将式（１５）和式（１６）所做的操作及结果列于表１中，
由步骤１～步骤５处理的结果得到ｏｕｔ。，接着由ｏｕｔ。和 硼。得到ｏｕｔ，。因此，在执行过程中，操作所用到的硬件
资源及其所得结果可以应用到步骤９，步骤１０中。如
图３所示，这种新型结构（字节一列混合模块）仅需８个
加法器和４个乘法器。与原方案相比，此设计大大减少 了硬件复杂度并显著节省了资源的消耗。
在一个高速１２８ ｂ的ＡＥＳ设计中，一般需要总共 ２０个Ｓ—ｂｏｘ模块和１６个逆Ｓ—ｂｏｘ模块。其中，１６个 Ｓ—ｂｏｘ模块用于实现字节替代的功能，４个Ｓ—ｂｏｘ用 于实现密钥扩展的功能，而１６个逆Ｓ—ｂｏｘ模块用于实 现逆字节替代功能。在这种情形下，如果字节替代和逆 字节替代时使用不同的列表，就会占用大量的硬件资
过ＧＦ（２８）上的即约多项式户（ｚ）一．３７２十Ａ丁＋ｊ；构造线 性变换Ｔ。根据式（８）将ＧＦ（２８）的输入ｚ映射到
ＧＦ（２４）上的元素ｂ，Ｃ：
｛ｂＥ３：ｏｌ，ｃＥ３：０３｝一如
（８）
式中：Ｂ是ＧＦ（２４）上的常量元素；Ｔ是一个８×８的矩
阵，矩阵的元素是０或ｌ，Ｔ矩阵由Ｂ的取值决定；Ａ取
１，Ｂ取８；
ＸＩＡ Ｋｅｗｅｉ。Ｉ．１ Ｂｉｎｇ （Ｉｎｓｔｉｔｕｔｅ ｏｆ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ，Ｓｏｕｔｈｅａｓｔ Ｕｎｉｖｅｒｓｉｔｙ，Ｎａｍｉｎｇ，２１００９６．Ｃｈｉｎａ）
Ａｂｓｔｒａｃｔ：ＡＥＳ ｅｎｃｒｙｐｔｉｏｎ ａｌｇｏｒｉｔｈｍ ｉｓ ａｎ ａｄｖａｎｃｅｄ ｅｎｃｒｙｐｔｉｏｎ ａｌｇｏｒｉｔｈｍ．Ｂｅｃａｕｓｅ ｔｈｅ ｓｔｒｕｃｔｕｒｅ ｏｆ ｉｔ ｉｓ ｃｏｍｐｌｅｘ，ａｎ ｏｐｔｉｍｉ— ｚａｔｉｏｎ ｏｆ ｔｈｅ ａｌｇｏｒｉｔｈｍ ｉｓ ｐｒｅｓｅｎｔｅｄ．Ｔｈｅ ｉｍｐｌｅｍｅｎｔａｔｉｏｎ ｏｆ Ｓ—ｂｏｘ ａｎｄ ＭｉｘＣｏｌｕｍｎ ｂｌｏｃｋｓ ｉｎ ｔｈｅ ＡＥＳ ｅｎｃｒｙｐｔｉｏｎ ｉｓ ｏｐｔｉｍｉｚｅｄ ｂｙ ｔｈｅ ｃｏｍｂｉｎａｔｉｏｎａｌ ｌｏｇｉｃ ｍｅｔｈｏｄ．Ｔｈｅ ｃｉｒｃｕｉｔ ｄｅｓｉｇｎ ｉｓ ｓｕｃｃｅｓｓｆｕｌｌｙ ｓｙｎｔｈｅｓｉｚｅｄ ｉｎ ｔｈｅ Ｘｉｌｉｎｘ Ｓｐａｒｔａｎ ３ ＦＰＧＡ ｄｅｖｉｃｅ ａｎｄ ｔｈｅ ａｒｅａ ｏｆ ＡＥＳ ｃｉｒｃｕｉｔ ｉｓ ｆｉｎｅｌｙ ｏｐｔｉｍｉｚｅｄ．