计算机组成原理第五章答案
计算机组成原理课后习题答案(5-8)(白中英)
第五章1. IR、AR、DR、AC2. STA R1，(R2)4.5.T 1 = T 2 = 2112213 T 1用与门实现，T 2和T 3则用C 2的Q 端和C 1的Q 端加非门实现，其目的在于保持信号输出时延时间的一致性并与环形脉冲发生器隔离。
T 3 T 2 T 18*)13*80(=+ 7. M = GS3 = H+D+FS2 = A+B+H+D+E+F+G S1 = A+B+F+G C = H+D+Ey+Fy+G φ8. 经分析，（d, i, j ）和（e, f, h ）可分别组成两个小组或两个字段，然后进行译码，可得六个微命令信号，剩下的a, b, c, g四个微命令信号可进行直接控制，其整个控制字段组成如下：a b c g01d10 i 10 f11 j 11 h9. P1 = 1，按IR6、IR5转移P2 = 1，按进位C转移C，D外，11. (1)故该字段为4（48-4-9）=35(2)址字，存器。
地址转移逻辑的输入是指令寄存器的OP码、各种状态条件以及判别测试字段所给的判别标志（某一位为1），其输出修改微地址寄存器的适当位数，从而实现微程序的分支转移。
就是说，此处微指令的后继地址采用断定方式。
12. (1)流水线的操作周期应按各步操作的最大时间来考虑，即流水线时钟周期性ns i 100}max{==ττ(2)(3) 13. (1)(2)H (3)17.415205*20)1(=-+=-+==ττn K K n Tp Ts S 14.WBEX ID IF空间S时间T 1 2 3 4 5 6 7 8I 1I 1I 1I 1I 2I 2I 2I 2非流水线时间图WBEXID IF 空间S时间T 1 2 3 4 5 6 7 8I 1I 1I 1I 1I 2I 2I 2I 2流水线时间图I 3I 3I 3I 3I 4I 4I 4I 4I 5I 5I 5I5如上两图所示，执行相同的指令，在8个单位时间内，流水计算机完成5条指令，而非流水计算机只完成2条，显然，流水计算机比非流水计算机有更高的吞吐量。
计算机组成原理第五章答案
计算机组成原理第五章答案1. 概述本文档为计算机组成原理第五章的答案总结，主要涵盖了第五章的核心概念和问题解答。
本章主要讨论了计算机的存储器层次结构和存储管理的相关内容。
2. 存储器层次结构存储器层次结构指的是一系列不同速度、容量和成本的存储设备，按照存储访问时间的大小排列成一种层次结构。
通常由以下几个层次组成：1.高速缓存（Cache）：位于CPU内部，容量较小但速度非常快，用来暂时存放从内存中读取的指令和数据。
2.主存储器（Main Memory）：位于CPU外部，容量较大但速度相对较慢，用来存放程序运行时需要的指令和数据。
3.辅助存储器（Auxiliary Storage）：位于计算机外部，包括硬盘、磁带等设备，容量较大但速度较慢，用来长期存储大量的数据和程序。
4.寄存器（Register）：位于CPU内部，容量非常小但速度非常快，用来存储CPU正在执行的指令和数据。
存储器层次结构的设计原则是利用成本较低的存储器来提供更大的容量，同时保证需要最频繁访问的数据能够在速度最快的存储器中找到。
3. 存储管理存储管理是指对计算机中的存储器进行组织和管理的过程，主要包括内存分配、地址映射和存储保护等方面。
3.1 内存分配内存分配是指将程序运行所需的内存空间分配给程序的过程。
常用的内存分配方式包括静态分配和动态分配。
•静态分配：在程序编译或装载时确定程序所需的内存空间大小，并为其分配相应的内存空间。
静态分配的优点是效率高，但缺点是浪费内存资源，不能适应较大程序的需求。
•动态分配：在程序运行时根据需要动态的分配和释放内存空间。
常见的动态分配方式有堆和栈两种方式。
堆分配是通过一些内存管理函数来进行的，栈分配则是通过操作系统提供的栈实现的。
动态分配的优点是灵活性高，适应性强，但容易产生内存泄漏等问题。
3.2 地址映射地址映射是指将程序中的逻辑地址（虚拟地址）转换成物理地址的过程。
常见的地址映射方式有两级映射和页式映射。
计算机组成原理第五章单元测试(含答案)
第五章指令系统测试1、以下四种类型指令中，执行时间最长的是（）(单选)A、RR型指令B、RS型指令C、SS型指令D、程序控制类指令2、程序控制类指令的功能是（）（单选）A、进行算术运算和逻辑运算B、进行主存与CPU之间的数据传送C、进行CPU和I/O设备之间的数据传送D、改变程序执行的顺序3、单地址指令中为了完成两个数的算术运算，除地址码指明的一个操作数外，另一个常需采用的寻址方式是( ）（单选）A、立即数寻址B、寄存器寻址C、隐含寻址D、直接寻址4、下列属于指令系统中采用不同寻址方式的目的主要是（）（单选）A、为了实现软件的兼容和移植B、缩短指令长度，扩大寻址空间，提高编程灵活性C、为程序设计者提供更多、更灵活、更强大的指令D、丰富指令功能并降低指令译码难度5、寄存器间接寻址方式中，操作数存放在（）中（单选）A、通用寄存器B、主存C、数据缓冲寄存器MDRD、指令寄存器6、指令采用跳跃寻址方式的主要作用是（) (单选)A、访问更大主存空间B、实现程序的有条件、无条件转移C、实现程序浮动D、实现程序调用7、下列寻址方式中，有利于缩短指令地址码长度的是（）（单选）A、寄存器寻址B、隐含寻址C、直接寻址D、间接寻址8、假设某条指令的一个操作数采用寄存器间接寻址方式，假定指令中给出的寄存器编号为8，8号寄存器的内容为1200H，地址1200H中的内容为12FCH，地址12FCH中的内容为3888H，地址3888H中的内容为88F9H．则该操作数的有效地址为( ) (单选)A、1200HB、12FCHC、3888HD、88F9H9、假设某条指令的一个操作数采用寄存器间接寻址方式，假定指令中给出的寄存器编号为8，8号寄存器的内容为1200H，地址1200H中的内容为12FCH，地址12FCH中的内容为3888H，地址3888H中的内容为88F9H．则该操作数为( ) (单选)A、1200HB、12FCHC、3888HD、88F9H10、某计算机按字节编址，采用大端方式存储信息。
计算机组成原理-第五章测试
标记题目信息文本一、选择题题目1正确获得20.00分中的20.00分标记题目题干控制器的功能是（）选择一项：a. 执行语言翻译b. 向计算机各部件提供控制信号恭喜您回答正确！c. 支持汇编程序d. 完成数据运算反馈Your answer is correct.正确答案是：向计算机各部件提供控制信号题目2正确获得20.00分中的20.00分标记题目题干硬连线控制器是由以下部件组成（）选择一项：a. 程计数器PC、指令寄存器IR、控制信号产生部件，步骤标记b. 程序计数器PC、指令寄存器IR、控制信号产生部件，节拍发生器恭喜您回答正确！c. 指令寄存器IR、控制信号产生部件，节拍发生器d. 程序计数器PC、指令寄存器IR、控制信号产生部件反馈Your answer is correct.正确答案是：程序计数器PC、指令寄存器IR、控制信号产生部件，节拍发生器题目3正确获得20.00分中的20.00分标记题目题干微程序控制器中，机器指令与微指令的关系是（）选择一项：a. 每一条机器指令由一条微指令来执行b. 一段机器指令组成的程序可由一条微指令来执行c. 一条微指令由若干条机器指令组成d. 每一条机器指令由一段用微指令编成的微程序来解释执行恭喜您回答正确！反馈Your answer is correct.正确答案是：每一条机器指令由一段用微指令编成的微程序来解释执行题目4正确获得20.00分中的20.00分标记题目题干微指令执行的顺序控制问题，实际上是如何确定下一条微指令的地址问题。
通常采用的一种方法是断定方式，其基本思想是（）。
选择一项：a. 用程序计数器PC来产生后继微指令地址b. 用微程序计数器uPC来产生后继微指令地址c. 通过微指令顺序控制字段由设计者指定或者由设计者指定的判别字段控制产生后继微指令地址恭喜您回答正确！d. 通过指令中指定一个专门字段来控制产生后继微指令地址反馈Your answer is correct.正确答案是：通过微指令顺序控制字段由设计者指定或者由设计者指定的判别字段控制产生后继微指令地址题目5正确获得20.00分中的20.00分标记题目题干利用时间重叠途径实现并行处理的是（）选择一项：a. 并行处理机b. 流水线处理机恭喜您回答正确！c. 相联处理机d. 多处理机反馈Your answer is correct.正确答案是：流水线处理机。
计算机组成原理习题答案第五章
对阶之后，尾数相加和相减。
相加：１１．０１１１１０
＋１１．１００００１
１０．１１１１１１
需右规一次，［X＋Y］浮＝０１１０；１．０１１１１１
所以X＋Y＝２１１０×（－０．１００００１）
相减：１１．０１１１１０
＋００．０１１１１１
１１．１１１１０１
需左规４次，［X－Y］浮＝０００１；１．０１００００
④
１５
１６
１７
１８
１９１１０００
１１００１
１１０１０
１１０１１
１１１００１０１０１
１０１１０
１０１１１
１１０００
１１００１
若A≥５，B≥５，
则＋３校正
①和在０～４范围内，不用校正，结果正确。
②和在６～９范围内，当A＜５，B＜５，需＋３校正，而当A＜５，B≥５或A≥５，B＜５
时，不需校正。故校正函数为：
１/４X补＝１．１１１１００１，［４X］补＝１．００１１０００
（４）１．００００１１１
１/４X补＝１．１１００００１，［４X］补＝１．００１１１００
5．证明在全加器里，进位传递函数P＝A i＋Bi＝Ai⊕Bi。
解：并行加法器中的每一个全加器都有一个从低位送来的进位和一个传送给较高位
的进位。进位表达式为
相加：００．０１０１１０
＋１１ ．０１１０００
１１．１０１１１０
需左规一次，［X＋Y］浮＝１０１１；１．０１１１００
所以X＋Y＝２－１０１×（－０．１００１００）
相减：００．０１０１１０
＋００．１０１０００
００．１１１１１０
所以X－Y＝２－１００×０．１１１１１０
（３）X＝２－０１１×０．１０１１００，Y＝２－００１×（－０．１１１１００）
计算机组成原理第五章部分课后题答案
计算机组成原理第五章部分课后题答案5.1 I/O设备有哪些编址方式，各有何特点？常用的I/O编址方式有两种：I/O与内存统一编址和I/O独立编址·I/O与内存统一编址方式的I/O地址采用与主存单元地址完全一样的格式，I/O设备与主存占用同一个地址空间，CPU可像访问主存一样访问I/O设备，不需要安排专门的I/O指令。
·I/O独立编址方式时机器为I/O设备专门安排一套完全不同于主存地址格式的地址编码，此时I/O地址与主存地址是两个独立的空间，CPU需要通过专门的I/O指令来访问I/O地址空间。
5.3 I/O设备与主机交换信息时，共有哪几种控制方式？简述它们的特点。
·程序直接控制方式：也称查询方式，采用该方式，数据在CPU和外设间的传送完全靠计算机程序控制，CPU的操作和外围设备操作同步，硬件结构简单，但由于外部设备动作慢，浪费CPU时间多，系统效率低。
·程序中断方式：外设备准备就绪后中断方式猪肚通知CPU，在CPU相应I/O设备的中断请求后，在暂停现行程序的执行，转为I/O 设备服务可明显提高CPU的利用率，在一定程度上实现了主机和I/O设备的并行工作，但硬件结构负载，服务开销时间大·DMA方式与中断方式一样，实现了主机和I/O设备的并行工作，由于DMA 方式直接依靠硬件实现贮存与I/O设备之间的数据传送，传送期间不需要CPU程序干预，CPU可继续执行原来的程序，因此CPU利用率和系统效率比中断方式更高，但DMA方式的硬件结构更为复杂。
5.4 比较程序查询方式、程序中断方式和DMA方式对CPU工作效率的影响。
·程序查询方式：主要用于CPU不太忙且传送速度不高的情况下。
无条件传送方式作为查询方式的一个特例，主要用于对简单I/O设备的控制或CPU明确知道外设所处状态的情况下。
·中断方式：主要用于CPU的任务比较忙的情况下，尤其适合实时控制和紧急事件的处理· DMA方式（直接存储器存取方式）：主要用于高速外设进行大批量数据传送的场合。
计算机组成原理第五章答案
第5章习题参考答案1．请在括号内填入适当答案;在CPU 中：1保存当前正在执行的指令的寄存器是 IR ； 2保存当前正在执行的指令地址的寄存器是 AR3算术逻辑运算结果通常放在 DR 和 通用寄存器 ;2．参见图的数据通路;画出存数指令“STO Rl,R2”的指令周期流程图,其含义是将寄存器Rl 的内容传送至R2为地址的主存单元中;标出各微操作信号序列; 解：STO R1, R2的指令流程图及微操作信号序列如下：3．参见图的数据通路,画出取数指令“LAD R3,R0”的指令周期流程图,其含义是将R3为地址主存单元的内容取至寄存器R2中,标出各微操作控制信号序列; 解：LAD R3, R0的指令流程图及为操作信号序列如下：4．假设主脉冲源频率为10MHz,要求产生5个等间隔的节拍脉冲,试画出时序产生器的逻辑图; 解： 5．如果在一个CPU 周期中要产生3个节拍脉冲；T l ＝200ns,T 2=400ns,T 3=200ns,试画出时序产生器逻辑图;解：取节拍脉冲T l 、T 2、T 3的宽度为时钟周期或者是时钟周期的倍数即可;所以取时钟源提供的时钟周期为200ns,即,其频率为5MHz.；由于要输出3个节拍脉冲信号,而T 3的宽度为2个时钟周期,也就是一个节拍电位的时间是4个时钟周期,所以除了C 4外,还需要3个触发器——C l 、C 2、C 3；并令211C C T *=；321C C T *=；313C C T =,由此可画出逻辑电路图如下：6．假设某机器有80条指令,平均每条指令由4条微指令组成,其中有一条取指微指令是所有指令公用的;已知微指令长度为32位,请估算控制存储器容量; 解：80条指令,平均每条指令由4条微指令组成,其中有一条公用微指令,所以总微指令条数为80 4-1+1=241条微指令,每条微指令32位,所以控存容量为：24132位7．某ALU 器件是用模式控制码M S 3 S 2 S 1 C 来控制执行不同的算术运算和逻辑操作;下表列出各条指令所要求的模式控制码,其中y 为二进制变量,φ为0或l 任选;2,S l ,C 的逻辑表达式;由表可列如下逻辑方程 M=GS 3=H+D+FS 2=A+B+D+H+E+F+G S 1=A+B+F+G C=H+D+Ey+Fy8．某机有8条微指令I1—I8,每条微指令所包含的微命令控制信号如下表所示;a—j分别对应10种不同性质的微命令信号;假设一条微指令的控制字段仅限为8位,请安10位控制字段,现控制字段仅限于8位,那么,为了压缩控制字段的长度,必须设法把一个微指令周期中的互斥性微命令组合在一个小组中,进行分组译码;经分析,e,f,h和b,i,j、或d,i,j和e,f,h、或g,b,j和i,f,h均是不可能同时出现的互斥信号,所以可将其通过2:4译码后输出三个微命令信号00表示该组所有的微命令均无效,而其余四个微命令信号用直接表示方式;因此可用下面的格式安排控制字段;e f h b i je f h d i jf h i bg j9μA8 = P1·IR6·T4μA7 = P1·IR5·T4μA6 = P2·C·T4其中μA8—μA6为微地址寄存器相应位,P1和P2为判别标志,C为进位标志,IR5和IR6为指令寄存器的相应位,T4为时钟周期信号;说明上述逻辑表达式的含义,画出微地址转移逻辑图;解：μA5=P3·IR5·T4μA4=P3·IR4·T4μA3=P1·IR3·T4μA2=P1·IR2·T4μA1=P1·IR1·T4μA0=P1·IR·T4+P2·C·T4用触发器强置端低有效修改,前5个表达式用“与非”门实现,最后1个用“与或非”门实现μA2、μA1、μA触发器的微地址转移逻辑图如下：其他略10．某计算机有如下部件,ALU,移位器,主存M,主存数据寄存器MDR,主存地址寄存器MAR,指令寄存器IR,通用寄存器R0R3,暂存器C和D;1请将各逻辑部件组成一个数据通路,并标明数据流动方向;2画出“ADD R1,R2”指令的指令周期流程图;解：1 设该系统为单总线结构,暂存器C和D用于ALU的输入端数据暂存,移位器作为ALU输出端的缓冲器,可对ALU的运算结果进行附加操作,则数据通路可设计如下：2 根据上面的数据通路,可画出“ADD R1,R2”设R1为目的寄存器的指令周期流程图如下：11．已知某机采用微程序控制方式,控存容量为51248位;微程序可在整个控存中实现转移,控制微程序转移的条件共4个,微指令采用水平型格式,后继微指令地址采用断定方式;请问；1微指令的三个字段分别应为多少位2画出对应这种微指令格式的微程序控制器逻辑框图;解：1 因为容量为51248位,所以下址字段需用9位,控制微程序转移的条件有4个,所以判别测试字段需4位或3位译码,因此操作控制字段的位数48-9-4=35位或48-9-3=36位2微程序控制器逻辑框图参见教材图12．今有4级流水线,分别完成取指、指令译码并取数、运算、送结果四步操作;今假设完成各步 操作的时间依次为100ns,100ns,80ns,50ns;请问； 1流水线的操作周期应设计为多少2若相邻两条指令发生数据相关,而且在硬件上不采取措施,那么第2条指令要推迟多少时间进行3如果在硬件设计上加以改进,至少需推迟多少时间 答：1 流水操作周期为max100,100,80,50=100ns2若相邻两条指令发生数据相关,而且在硬件上不采取措施,那么在第1条指令“送结果”步骤完成后,第2条指令的“取数”步骤才能开始,也就是说,第2条指令要推迟两个操作周期,即200ns 才能进行;3 如果在硬件设计上加以改进,采用定向传送的技术,则只要第1条指令完成“运算”的步骤,第2条指令就可以“取数”了,因此至少需推迟100ns;13．指令流水线有取指IF 、译码ID 、执行EX 、访存MEM 、写回寄存器堆WB 五个过程段,共有20条指令连续输入此流水线;1画出流水处理的时空图,假设时钟周期为100ns;2求流水线的实际吞吐率单位时间里执行完毕的指令数; 3求流水线的加速比; 解：1 流水处理的空图如下,其中每个流水操作周期为100ns ：空间S I 1 I 2 I 15 I 16 I 17 I 18 I 19 I 20WB MEM EXIDIF123456192021222324时间T2 流水线的实际吞吐量：执行20条指令共用5+119=24个流水周期,共2400ns,所以实际吞吐率为：3 流水线的加速比为：设流水线操作周期为τ,则n指令串行经过k个过程段的时间为nkτ；而n条指令经过可并行的k段流水线时所需的时间为k+n-1τ；故20条指令经过5个过程段的加速比为：14．用时空图法证明流水计算机比非流水计算机具有更高的吞吐率;解：设流水计算机的指令流水线分为4个过程段：IF、ID、EX、WB,则流水计算机的时空图如下：空间S I1I2I3I4I5WBEXIDIF12345678时间T 非流水计算机的时空图：空间S I1I2WB EX ID IF1 2 3 4 5 6 7 8 时间T由图中可以看出,同样的8个操作周期内,流水计算机执行完了5条指令,而非流水计算机只执行完了2条指令；由此,可看出流水计算机比非流水计算机具有更高的吞吐率; 15．用定量描述法证明流水计算机比非流水计算机具有更高的吞吐率; 证明：设流水计算机具有k 级流水线,每个操作周期的时间为,执行n 条指令的时间为：()τ⨯-+=1n k T ；吞吐率为：()τ⨯-+=11n k nH而非流水计算机,执行n 条指令的时间为：τ⨯⨯=k n T ；吞吐率为：τ⨯⨯=k n nH 2当n=1时,21H H =；当n>1时,21H H >,即：流水计算机具有更高的吞吐率;16．判断以下三组指令中各存在哪种类型的数据相关 1 I 1 LAD R1,A ； MA →R1,MA 是存储器单元 I 2 ADD R2,Rl ； R2+R1→R2 2 I 1 ADD R3,R4 ； R3+R4→R3 I 2 MUL R4,R5 ； R4R5→R43 I 1 LAD R6,B ； MB →R6,MB 是存储器单元I 2 MUL R6,R7 ； R6 R7→R6 解：1 I 1的运算结果应该先写入R 1,然后再在I 2中读取R 1的内容作为操作数,所以是发生RAW “写后读”相关2 WAR3 RAW 和WAW 两种相关17．参考图所示的超标量流水线结构模型,现有如下6条指令序列： I 1 LAD R1,B ； MB →R1,MB 是存储器单元 I 2 SUB R2,Rl ； R2-R1→R2 I 3 MUL R3,R4 ； R3R4→R3 I 4 ADD R4,R5 ； R4+R5→R4I 5 LAD R6,A ； MA →R6,MA 是存储器单元 I 6 ADD R6,R7 ； R6+R7→R6请画出：1按序发射按序完成各段推进情况图; 2按序发射按序完成的流水线时空图; 解：(1) 按序发射按序完成各段推进情况图如下仍设F 、D 段要求成对输入；F 、D 、W 段只需1个周期；加需要2个周期；乘需要3个周期；存/取数需要1个周期；执行部件内部有定向传送,结果生成即可使用：取指段译码段执行段取/存加法器乘法器写回段1234567891011时钟I1I2超标量流水线的时空图。
计算机组成原理之习题课2.
22．某计算机的I/O设备采用异步串行传送方式传送字符信息， 字符信息的格式为：一位起始位、七位数据位、一位检验位、 一位停止位。若要求每秒钟传送480个字符，那么该I/O设备 的数据传送速率应为____bps(位／秒)。 A．1200 B．4800 C．9600 答案：B 23．以串行接口对ASCII码进行传送，带一位奇校验位和两位停 止位，当波特率为9600波特时，字符传送率为____字符/秒 A．960 B． 1371 C. 480 答案：A 25．I/O与主机交换信息的方式中，中断方式的特点是____。 A．CPU与设备串行工作，传送与主程序串行工作 B．CPU与设备并行工作，传送与主程序串行工作 C．CPU与设备并行工作，传送与主程序并行工作 答案：B
可以按每个存取周期结束响应DM A请求的方案（本来就 是如此）
10. 一个DMA接口可采用周期窃取方式把字符传送到存储器，它支 持的最大批量为400个字节。若存取周期为0.2s，每处理一次中断需 5s ，现有的字符设备的传输率为9600 bps。假设字符之间的传输是 无间隙的，试问DMA方式每秒因数据传输占用处理器多少时间，如 果完全采用中断方式，又需占处理器多少时间? (忽略预处理所需的 时间)。
若采用中断方式，每秒因数据传输占用处理器的时间是 5 s ×1200 ＝ 6000 s
Hale Waihona Puke 2. 设磁盘存储器转速为3000转/分，分8个扇区，每扇区存储1KB， 主存与磁盘存储器传送的宽度为16b。假设一条指令最长执行时 间是25s，是否可采用一条指令执行结束时响应DMA请求的方 案，为什么? 若不行，应采取什么方案？
解： 磁盘的转速为 3000／60＝50 r／s 则磁盘每秒可传送 1KB× 8 × 50＝400KB 信息 若采用DMA方式，每秒需有： (400 KB／2B) = 200K 次DMA请求，即： ( 1／200K ) = 5 s 有一次DMA请求。 故，不能采用一条指令执行结束时响应DMA请求的方案。
计算机组成原理第五章作业
1在中断周期中，将允许中断触发器置“0”的操作由（）完成。
A 硬件B 关中断指令C 开中断指令D 主程序在中断周期中，由______将允许中断触发器置“0”。
A.关中断指令B.机器指令C.开中断指令D.中断隐指令正确答案：D中断周期中，CPU要自动完成一系列操作，其中包括保护程序断点、寻找中断服务程序的入口地址和关中断，其中关中断即将允许中断触发器EI置“0”。
这一系列操作都是由CPU硬件自动完成，是机器中没有的指令，所以称为中断隐指令。
中断隐指令----是指指令系统中没有的指令，它由CPU在中断响应周期自动完成。
其功能是保护程序断点、硬件关中断、向量地址送PC（硬件向量法）或中断识别程序入口地址送PC（软件查询法）。
这个是硬件关中断，和关中断指令有区别。
2在中断响应周期，CPU主要完成以下工作（）。
A关中断，保护断点，发中断响应信号并形成中断服务程序入口地址B开中断，保护断点，发中断响应信号并形成中断服务程序入口地址C关中断,执行中断服务程序D开中断,执行中断服务程序下列叙述中，正确的是( )A．程序中断方式和DMA方式中实现数据传送都需中断请求B．程序中断方式中有中断请求，DMA方式中无中断请求C．程序中断方式和DMA方式中都有中断请求，但目的不同D．DMA方式中无中断请求正确答案C答案解析[解析] DMA方式中实现数据传送不需中断请求，所以选项A是错误的；程序中断方式和DMA 方式中都有中断请求，但目的不同，所以选项B和D错误，选项C是正确的。
中断向量地址是( )。
A．子程序入口地址B．中断服务程序入口地址C．中断服务程序入口地址的地址D．子程序入口地址的地址正确答案C答案解析[解析] 中断向量指的是中断服务程序的入口地址，而中断向量的地址就是指中断服务程序的入口地址的地址。
最新计算机组成原理第五章答案
第5章习题参考答案1．请在括号内填入适当答案。
在CPU中：(1)保存当前正在执行的指令的寄存器是（IR ）；(2)保存当前正在执行的指令地址的寄存器是（AR ）(3)算术逻辑运算结果通常放在（DR ）和（通用寄存器）。
2．参见图5.15的数据通路。
画出存数指令“STO Rl，(R2)”的指令周期流程图，其含义是将寄存器Rl的内容传送至(R2)为地址的主存单元中。
标出各微操作信号序列。
解：STO R1, (R2)的指令流程图及微操作信号序列如下：STO R1, (R2)R/W=RDR O, G, IR iR2O, G, AR iR1O, G, DR iR/W=W3．参见图5.15的数据通路，画出取数指令“LAD (R3)，R0”的指令周期流程图，其含义是将(R3)为地址主存单元的内容取至寄存器R2中，标出各微操作控制信号序列。
解：LAD R3, (R0)的指令流程图及为操作信号序列如下：PC O , G, AR i R/W=R DR O , G, IR iR 3O , G, AR i DR O , G, R 0iR/W=R LAD (R3), R04．假设主脉冲源频率为10MHz ，要求产生5个等间隔的节拍脉冲，试画出时序产生器的逻辑图。
解：5．如果在一个CPU 周期中要产生3个节拍脉冲；T l ＝200ns ，T 2=400ns ，T 3=200ns ，试画出时序产生器逻辑图。
解：取节拍脉冲T l 、T 2、T 3的宽度为时钟周期或者是时钟周期的倍数即可。
所以取时钟源提供的时钟周期为200ns ，即，其频率为5MHz.；由于要输出3个节拍脉冲信号，而T 3的宽度为2个时钟周期，也就是一个节拍电位的时间是4个时钟周期，所以除了C 4外，还需要3个触发器——C l 、C 2、C 3；并令211C C T *=；321C C T *=；313C C T =，由此可画出逻辑电路图如下：6．假设某机器有80条指令，平均每条指令由4条微指令组成，其中有一条取指微指令是所有指令公用的。
计算机组成原理第五章单元测试(含答案)
计算机组成原理第五章单元测试(含答案) 第五章指令系统测试1.在以下四种类型指令中，哪种指令的执行时间最长？（单选）A。
RR型指令B。
RS型指令C。
SS型指令D。
程序控制类指令2.程序控制类指令的功能是什么？（单选）A。
进行算术运算和逻辑运算B。
进行主存与CPU之间的数据传送C。
进行CPU和I/O设备之间的数据传送D。
改变程序执行的顺序3.单地址指令中，为了完成两个数的算术运算，除地址码指明的一个操作数外，另一个常需采用的寻址方式是什么？（单选）A。
立即数寻址B。
寄存器寻址C。
隐含寻址D。
直接寻址4.以下哪个选项属于指令系统中采用不同寻址方式的目的？（单选）A。
为了实现软件的兼容和移植B。
缩短指令长度，扩大寻址空间，提高编程灵活性C。
为程序设计者提供更多、更灵活、更强大的指令D。
丰富指令功能并降低指令译码难度5.在寄存器间接寻址方式中，操作数存放在哪里？（单选）A。
通用寄存器B。
主存C。
数据缓冲寄存器MDRD。
指令寄存器6.指令采用跳跃寻址方式的主要作用是什么？（单选）A。
访问更大主存空间B。
实现程序的有条件、无条件转移C。
实现程序浮动D。
实现程序调用7.以下哪种寻址方式有利于缩短指令地址码长度？（单选）A。
寄存器寻址B。
隐含寻址C。
直接寻址D。
间接寻址8.假设某条指令的一个操作数采用寄存器间接寻址方式，假定指令中给出的寄存器编号为8，8号寄存器的内容为1200H，地址1200H中的内容为12FCH，地址12FCH中的内容为3888H，地址3888H中的内容为88F9H，则该操作数的有效地址是什么？（单选）A。
1200HB。
12FCHC。
3888HD。
88F9H9.假设某条指令的一个操作数采用寄存器间接寻址方式，假定指令中给出的寄存器编号为8，8号寄存器的内容为1200H，地址1200H中的内容为12FCH，地址12FCH中的内容为3888H，地址3888H中的内容为88F9H，则该操作数的值是什么？（单选）A。
计算机组成原理第五章答案
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8
16、判断以下三组指令中各存在哪种类型的数据相关？
① I1 LDA R1 , A ;M(A)R1 I2 ADD R2 , R1 ;(R2)+(R1)R2 写后读相关
② I3 ADD R3 , R4 ;(R3)+(R4)R3 I4 MUL R4 , R5 ;(R4) ×(R5) R4 读后写相关
第5章 中央处理机
2、参见图5.15的数据通路，画出存数指令STO R1，（R2） 的指令周期流程图，其含义是将寄存器R1的内容传送至 （R2）为地址的数存单元中。
指令 地址
数据单元 指令
数据 地址
数据
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2
存数指令STO R1，（R2）
取指周期
执行周期
PC0 G (PC)AR ARi
R/W=1 (M)DR
③ I5 LDA R6 , B ;M(B)R6
写后写相关
I6 MUL R6 , R7 ;(R6) ×(R7) R6
可编辑ppt
9
微指令的数目为80×3+1=241条； 微指令字长为32/8=4字节； 故，控制存储器的容量为 241×4=964字节
该容量为控制存储器的最小容量。
可编辑பைடு நூலகம்pt
6
13、指令流水线有取指（IF）、译码（ID）、执行 （EX）、访存（MEM）、写回寄存器堆（WB） 五个过程段，共有20条指令连续输入此流水线。
DR0 G
(DR)IR
IRi
R20 (R2)AR G
ARi
R10 (R1)DR G
DRi
DRMM R/W=0
译码
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3
3、参见图5.15的数据通路，画出取数指令LAD (R3)， R0的指令周期流程图，其含义是将(R3)为地址数存 单元的内容取至寄存器R0中。
计算机组成原理课后习题答案第五版
6. 字节9648
32*)13*80(=+ 取指微指令除外，每条机器指令对应三条微指令构成的微程序，因此控制存储器中共有80*3+1条微指令，每条微指令占32位，即4Byte
8. 经分析，（d, i, j ）和（e, f, h ）为两组相斥性微命令（在全部8条微指令中，组内任意两个微命令没有同时出现），可将（d, i, j ）编码表示，使用两位二进制表示三个相斥性微命令，编码00表示空操作，即三个微命令都不出现，（e, f, h ）作类似处理，剩下的a, b, c, g 四个微命令信号可进行直接控制，其整个控制字段组成如下：
a b c g 01d
10 i 10 f
11 j 11 h
13. (1)
1 2 3 4 51 2 3 4 5
1 2 3 4 5
1 2 3 4 51 2 3 4 5
0 t 1 t 2 t 3 t 4 t 5 t 6 t 7 t 8 t 9 t 19 t 20 1 2 3 4 5 15 16
…
时间T
空间S WB MEM
EX ID IF
(2)流水线的实际吞吐
率为秒条/10*33.810*100*)1205(20
)1(69=-+=-+=-τn k n
H (3)加速比17.415205
*20)1(=-+=-+==ττ
n k nk Tp Ts
S
流水线有k 个过程段，k=5。
16.(1)写后读 RAW
(2)读后写 W AR
(3)写后读 和 写后写 RA W WAW
1、
8.C
9.B、A、C
10.A
11.D
12.A。
计算机组成原理第五章答案
31. 假设某设备向CPU传送信息的最高 频率是40K次/秒，而相应的中断处理程序其 执行时间为40s，试问该外设是否可用程序 中断方式与主机交换信息，为什么？
解：该设备向CPU传送信息的时间间隔 =1/40K=0.025×103=25s < 40s
则：该外设不能用程序中断方式与主机
交换信息，因为其中断处理程序的执行速度 比该外设的交换速度慢。
直接控制适用于结构极简单、速度极慢的 I/O设备，CPU直接控制外设处于某种状态而无须 联络信号。
同步方式采用统一的时标进行联络，适用于 CPU与I/O速度差不大，近距离传送的场合。
异步方式采用应答机制进行联络，适用于 CPU与I/O速度差较大、远距离传送的场合。
4. 试比较程序查询方式、程序中断方式和DMA方式 对CPU工作效率的影响。 答：
I/O数据送BR 或(BR)送I/O
就绪
数据传送：
响应， 停止CPU
让出
总线 (AR)送
访存
MM(MAR)；
准备下 个数据
现 行 程
(AR)+1；R/W (BR)送MDR； WC减1；
序 等
B待
DMA请求就绪
I/O数据送BR
或(BR)送I/O C
D
CPU I/O
B D
现 行 程 序 等 待
DMAC
程序对I/O的控制包括了I/O准备和I/O传送两段时 间。由于I/O的工作速度比CPU低得多，因此程序 中要反复询问I/O的状态，造成“踏步等待”，严 重浪费了CPU的工作时间。
而程序中断方式虽然也是通过“程序”传送
数据，但程序仅对I/O传送阶段进行控制，I/O准 备阶段不需要CPU查询。故CPU此时照样可以运 行现行程序，与I/O并行工作，大大提高了CPU的 工作效率。
计算机组成原理第五章答案
10. 什么是I/O接口?它与端口有何区别？为 什么要设置I/O接口？I/O接口如何分类？ 解： I/O接口一般指CPU和I/O设备间的连 接部件； I/O端口一般指I/O接口中的各种寄存器。 I/O接口和I/O端口是两个不同的概念。一 个接口中往往包含若干个端口，因此接口地址 往往包含有若干个端口地址。
若为输出，除数据传送方向相反以外，其他操作 与输入类似。工作过程如下： 1）CPU发I/O地址地址总线接口设备选择 器译码选中，发SEL信号开命令接收门； 2）输出： CPU通过输出指令（OUT）将数据放 入接口DBR中； 3）CPU发启动命令 D置0，B置1 接口向设 备发启动命令设备开始工作； 4）CPU等待，输出设备将数据从 DBR取走； 5）外设工作完成，完成信号接口 B置0，D 置 1； 6）准备就绪信号控制总线 CPU，CPU可通 过指令再次向接口DBR输出数据，进行第二次传送。
2. 简要说明CPU与I/O之间传递信息可采用 哪几种联络方式？它们分别用于什么场合？ 答： CPU与I/O之间传递信息常采用三种联 络方式：直接控制（立即响应）、 同步、异步。 适用场合分别为： 直接控制适用于结构极简单、速度极慢的 I/O设备，CPU直接控制外设处于某种状态而无须 联络信号。 同步方式采用统一的时标进行联络，适用于 CPU与I/O速度差不大，近距离传送的场合。 异步方式采用应答机制进行联络，适用于 CPU与I/O速度差较大、远距离传送的场合。
启动
I/O准备 就绪
DMA请求
数据传送： 响应， 让出一个 MM周期
现行程序
准备下 个数据
现行程序 A
DMA请求 总线请求
就绪
D
B
CPU
DMAC
C
I/O
计算机组成原理第5章部分习题参考答案
第五章部分习题参考答案【5-10】一个1K * 8的存储芯片需要多少根地址线，数据输入输出线？解：1024 = 10 根。
由于一次可读写8位数据，所以需要8根数据输入输出线。
n = log2【5-11】某计算机字长32位，存储容量64KB，按字编址的寻址范围是多少？若主存以字节编址，试画出主存字地址和字节地址的分配情况？解：因为字长32位，所以64KB = 16KW，要表示16K个存储单元，需要14根地址线。
所以按字编址的寻址范围是0000H ～ 3FFFH 。
若按字节编址，假设采用PC机常用的小端方案，则主存示意图如下：【5-13】现有1024×1的存储芯片，若用它组成容量为16K×8的存储器。
试求：(1)实现该存储器所需芯片数量(2)若将这些芯片分装在若干块板上，每块板的容量是4K×8，该存储器所需的地址线的总位数是多少？其中几位用于选板？几位用于选片？几位用作片内地址？解：(1)需要16组来构成16K，共需芯片16×8 = 128片(2)需要的地址线总位数是14位。
因为共需4块板，所以2位用来选板，板内地址12位，片内地址10位。
每块板的结构如下图4块板共同组成16K×8存储器的结构图【5-15】某半导体存储器容量16K×8，可选SRAM芯片的容量为4K ×4；地址总线A15～A0(A0为最低位)，双向数据总线D7～D0，由R/W线控制读写。
设计并画出该存储器的逻辑图，并注明地址分配、片选逻辑和片选信号的极性。
解：注：采用全译码方式方案4组不同的4K的RAM芯片。
可以写出片选逻辑表达式【5-17】用容量为16K×1的DRAM芯片构成64KB的存储器(1)画出该存储器的结构框图(2)设存储器的读写周期均为0.5微秒，CPU在1微秒内至少要访存一次，试问采用哪种刷新方式比较合理？相邻两行之间的刷新间隔是多少？对全部存储单元刷新一遍所需的实际刷新时间是多少？解：(1)结构框图如下(若看不清可以从”视图”菜单中调整显示比例)(2)由于存储器芯片规格为16K×1，所以，其芯片内部的存储矩阵是128×128的存储矩阵。
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5 ．4 教材习题解答１．如何区别存储器和寄存器？两者是一回事的说法对吗？解：存储器和寄存器不是一回事。
存储器在CPU 的外边，专门用来存放程序和数据，访问存储器的速度较慢。
寄存器属于CPU 的一部分，访问寄存器的速度很快。
２．存储器的主要功能是什么？为什么要把存储系统分成若干个不同层次？主要有哪些层次？解：存储器的主要功能是用来保存程序和数据。
存储系统是由几个容量、速度和价存储系统和结构第5章129 格各不相同的存储器用硬件、软件、硬件与软件相结合的方法连接起来的系统。
把存储系统分成若干个不同层次的目的是为了解决存储容量、存取速度和价格之间的矛盾。
由高速缓冲存储器、主存储器、辅助存储器构成的三级存储系统可以分为两个层次，其中高速缓存和主存间称为Cache －主存存储层次（Cache 存储系统）；主存和辅存间称为主存—辅存存储层次（虚拟存储系统）。
３．什么是半导体存储器？它有什么特点？解：采用半导体器件制造的存储器，主要有MOS 型存储器和双极型存储器两大类。
半导体存储器具有容量大、速度快、体积小、可靠性高等特点。
半导体随机存储器存储的信息会因为断电而丢失。
４．SRAM 记忆单元电路的工作原理是什么？它和DRAM 记忆单元电路相比有何异同点？解：SRAM 记忆单元由６个MOS 管组成，利用双稳态触发器来存储信息，可以对其进行读或写，只要电源不断电，信息将可保留。
DRAM 记忆单元可以由４个和单个MOS管组成，利用栅极电容存储信息，需要定时刷新。
５．动态RAM 为什么要刷新？一般有几种刷新方式？各有什么优缺点？解：DRAM 记忆单元是通过栅极电容上存储的电荷来暂存信息的，由于电容上的电荷会随着时间的推移被逐渐泄放掉，因此每隔一定的时间必须向栅极电容补充一次电荷，这个过程就叫做刷新。
常见的刷新方式有集中式、分散式和异步式３种。
集中方式的特点是读写操作时不受刷新工作的影响，系统的存取速度比较高；但有死区，而且存储容量越大，死区就越长。
分散方式的特点是没有死区；但它加长了系统的存取周期，降低了整机的速度，且刷新过于频繁，没有充分利用所允许的最大刷新间隔。
异步方式虽然也有死区，但比集中方式的死区小得多，而且减少了刷新次数，是比较实用的一种刷新方式。
６．一般存储芯片都设有片选端CS ，它有什么用途？解：片选线CS用来决定该芯片是否被选中。
CS ＝０，芯片被选中；CS ＝１，芯片不选中。
７．DRAM 芯片和SRAM 芯片通常有何不同？解：主要区别有：①DRAM 记忆单元是利用栅极电容存储信息；SRAM 记忆单元利用双稳态触发器来存储信息。
②DRAM 集成度高，功耗小，但存取速度慢，一般用来组成大容量主存系统；SRAM的存取速度快，但集成度低，功耗也较大，所以一般用来组成高速缓冲存储器和小容量主存系统。
③SRAM 芯片需要有片选端CS ，DRAM 芯片可以不设CS ，而用行选通信号RAS 、列计算机组成原理教师用书130 选通CAS兼作片选信号。
④SRAM 芯片的地址线直接与容量相关，而DRAM 芯片常采用了地址复用技术，以减少地址线的数量。
８．有哪几种只读存储器？它们各自有何特点？解：MROM ：可靠性高，集成度高，形成批量之后价格便宜，但用户对制造厂的依赖性过大，灵活性差。
PROM ：允许用户利用专门的设备（编程器）写入自己的程序，但一旦写入后，其内容将无法改变。
写入都是不可逆的，所以只能进行一次性写入。
EPROM ：不仅可以由用户利用编程器写入信息，而且可以对其内容进行多次改写。
EPROM 又可分为两种：紫外线擦除（UVEPROM）和电擦除（EEPROM）。
闪速存储器：既可在不加电的情况下长期保存信息，又能在线进行快速擦除与重写，兼备了EEPROM 和RAM 的优点。
９．说明存取周期和存取时间的区别。
解：存取周期是指主存进行一次完整的读写操作所需的全部时间，即连续两次访问存储器操作之间所需要的最短时间。
存取时间是指从启动一次存储器操作到完成该操作所经历的时间。
存取周期一定大于存取时间。
１０．一个１K ×８的存储芯片需要多少根地址线、数据输入线和输出线？解：需要１０根地址线，８根数据输入和输出线。
１１．某机字长为３２位，其存储容量是６４KB ，按字编址的寻址范围是多少？若主存以字节编址，试画出主存字地址和字节地址的分配情况。
解：某机字长为３２位，其存储容量是６４KB ，按字编址的寻址范围是１６KW 。
若主存以字节编址，每一个存储字包含４个单独编址的存储字节。
假设采用大端方案，即字地址等于最高有效字节地址，且字地址总是等于４的整数倍，正好用地址码的最末两位来区分同一个字中的４个字节。
主存字地址和字节地址的分配情况如图５唱１９所示。
图５唱１９主存字地址和字节地址的分配１２．一个容量为１６K ×３２位的存储器，其地址线和数据线的总和是多少？当选用下列不同规格的存储芯片时，各需要多少片？存储系统和结构第5章131 １K ×４位，２K ×８位，４K ×４位，１６K ×１位，４K ×８位，８K ×８位。
解：地址线１４根，数据线３２根，共４６根。
若选用不同规格的存储芯片，则需要：１K ×４位芯片１２８片，２K ×８位芯片３２片，４K ×４位芯片３２片，１６K ×１位芯片３２片，４K ×８位芯片１６片，８K ×８位芯片８片。
１３．现有１０２４×１的存储芯片，若用它组成容量为１６K ×８的存储器。
试求：（１）实现该存储器所需的芯片数量？（２）若将这些芯片分装在若干块板上，每块板的容量为４K ×８，该存储器所需的地址线总位数是多少？其中几位用于选板？几位用于选片？几位用作片内地址？解：（１）需１０２４×１的芯片１２８片。
（２）该存储器所需的地址线总位数是１４位，其中２位用于选板，２位用于选片，１０位用作片内地址。
１４．已知某机字长８位，现采用半导体存储器作主存，其地址线为１６位，若使用１K ×４的SRAM 芯片组成该机所允许的最大主存空间，并采用存储模板结构形式。
（１）若每块模板容量为４K ×８，共需多少块存储模板？（２）画出一个模板内各芯片的连接逻辑图。
解：（１）根据题干可知存储器容量为２１６＝６４KB ，故共需１６块存储模板。
（２）一个模板内各芯片的连接逻辑图如图５唱２０所示。
图５唱２０模板内各芯片的连接逻辑图计算机组成原理教师用书132 １５．某半导体存储器容量１６K ×８，可选SRAM 芯片的容量为４K ×４；地址总线A１５～A０（低），双向数据总线D７～D０（低），由R／W线控制读／写。
请设计并画出该存储器的逻辑图，并注明地址分配、片选逻辑及片选信号的极性。
解：存储器的逻辑图与图５唱２０很相似，区别仅在于地址线的连接上，故省略。
地址分配如下：A１５A１４A１３A１２A１１～A０X X００———第一组X X０１———第二组X X１０———第三组X X１１———第四组假设采用部分译码方式，片选逻辑为：CS０＝A１３? A１２CS１＝A１３? A１２CS２＝A１３? A１２CS３＝A１３? A１２１６．现有如下存储芯片：２K ×１的ROM 、４K ×１的RAM 、８K ×１的ROM 。
若用它们组成容量为１６KB 的存储器，前４KB 为ROM ，后１２KB 为RAM ，CPU 的地址总线１６位。
（１）各种存储芯片分别用多少片？（２）正确选用译码器及门电路，并画出相应的逻辑结构图。
（３）指出有无地址重叠现象。
解：（１）需要用２K ×１的ROM 芯片１６片，４K ×１的RAM 芯片２４片。
不能使用８K ×１的ROM 芯片，因为它大于ROM 应有的空间。
（２）各存储芯片的地址分配如下：相应的逻辑结构图如图５唱２１所示。
（３）有地址重叠现象。
因为地址线A１５、A１４没有参加译码。
１７．用容量为１６K ×１的DRAM 芯片构成６４KB 的存储器。
（１）画出该存储器的结构框图。
存储系统和结构第5章133 图５唱２１存储器的逻辑结构图（２）设存储器的读／写周期均为０．５μs ，CPU 在１μs 内至少要访存一次，试问采用哪种刷新方式比较合理？相邻两行之间的刷新间隔是多少？对全部存储单元刷新一遍所需的实际刷新时间是多少？解：（１）存_______储器的结构框图如图５唱２２所示。
（２）因为要求CPU 在１μs 内至少要访存一次，所以不能使用集中刷新方式，分散和异步刷新方式都可以使用，但异步刷新方式比较合理。
相邻两行之间的刷新间隔＝最大刷新间隔时间÷行数＝２ms÷１２８＝１５．６２５μs 。
取１５．５μs ，即进行读或写操作３１次之后刷新一行。
对全部存储单元刷新一遍所需的实际刷新时间＝０．５μs ×１２８＝６４μs１８．有一个８位机，采用单总线结构，地址总线１６位（A１５～A ０），数据总线８位（D７～D０），控制总线中与主存有关的信号有MREQ（低电平有效允许访存）和R ／W（高电平为读命令，低电平为写命令）。
主存地址分配如下：从０～８１９１为系统程序区，由ROM 芯片组成；从８１９２～３２７６７计算机组成原理教师用书134 图５唱２２存储器的结构框图为用户程序区；最后（最大地址）２K 地址空间为系统程序工作区。
（上述地址均用十进制表示，按字节编址。
）现有如下存储芯片：８K ×８的ROM ，１６K ×１、２K ×８、４K ×８、８K ×８的SRAM 。
请从上述规格中选用芯片设计该机主存储器，画出主存的连接框图，并请注意画出片选逻辑及与CPU 的连接。
解：根据CPU 的地址线、数据线，可确定整个主存空间为６４K ×８。
系统程序区由ROM 芯片组成；用户程序区和系统程序工作区均由RAM 芯片组成。
共需：８K ×８的ROM 芯片１片，８K ×８的SRAM 芯片３片，２K ×８的SRAM 芯片１片。
主存地址分配如图５唱２３所示，主存的连接框图如图５唱２４所示。
A１５A１４A１３A１２A１１A１０～A００００———————————————８KB ROM. ００１———————————————８KB RAM０１０———————————————８KB RAM０１１———————————————８KB RAM１１１１１———２KB RAM１９．某半导体存储器容量１５KB ，其中固化区８KB ，可选EPROM 芯片为４K ×８；可随机存储系统和结构.。