复合逻辑门版图技术

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Combinational Circuits
Complex CMOS Gate
B A
C
D
OUT = D + A • (B + C) A D
B
C
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Combinational Circuits
A
B
D
VDD
C X
GND
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Combinational Circuits
运用欧拉路径法设计AOI22
x
x
VDD
b x
c VDD
b x
c VDD
A
B
a
d
a
d
C
D
GND
(a) Logic graphs for (ab+cd)
启发式欧拉路径法的理论基础是：对于多级与或结构的组合逻 辑，如果每一个与/或门的输入端数目为奇数，则在相应的逻 辑图中，下拉网络PDN和上拉网络PUN存在一致的欧拉路径 。
X百度文库
GND
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Combinational Circuits
欧拉路径法
▪ 运用欧拉路径法设计版图：可得到输 入端的排列顺序，使复合逻辑门可用 连续的扩散区来实现，达到占用面积 最小，性能好。
▪ 运用欧拉路径法设计版图步骤：
▪ 构造逻辑图 ▪ 识别欧拉路径
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Combinational Circuits
构造逻辑图
逻辑图：用圆点代表电路节点，边是用控制晶体管的栅信号 来命名，PUN和PDN分开画。由于静态CMOS逻辑门的 PUN和PDN网络是对偶的，所以它们的图也是对偶的。
VDD
A
j
C
B
X X = !(C • (A + B))
C i
B
A
GND
• 器件不标尺寸 A • 注重相对位置和连接关系 A B
VDD
VDD
Y
Y
GND
INV
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GND
NAND
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!(C • (A + B))棍棒图
B
A C
E
D
D
A
E
B
C
OUT = DE + A • (B + C)
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Combinational Circuits
点操作算法G3:0的输出表达式
G3:0=G3+P3G2+P3P2G1+P3P2P1G0 =P3(P2(P1G0+G1)+G2)+G3
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X
PUN
C
i
VDD
B jA
GND
PDN
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Combinational Circuits
识别欧拉路径
▪ 一条欧拉路径：通过逻辑图中所有节点并且只 经过每条边一次的一条路径。
▪ 当PDN或PUN网络的逻辑图中存在欧拉路径 时，则可实现PDN或PUN中的多个晶体管共 用一条连续的扩散区。
X = !(AB+ CD)
B
D
GND (b) Euler Paths {a b c d} VDD
A
C
GND
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x
GND
a bc d
EE1(c4)1stick diagram for ordering {a b c d}
▪ 要实现同一输入控制的NMOS管和PMOS管对 准，要求在PDN和PUN网络中的欧拉路径必 须一致。
▪ 注意：在欧拉路径中边的顺序等于在版图中输 入端的顺序。
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Combinational Circuits
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Combinational Circuits
复合逻辑门版图
AND
XOR
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full-adder
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Combinational Circuits
棍棒图
用象征性符号来表示电路版图的拓扑结构
VDD
A
C
B
D
X
PUN
D
C
X = !((A+B)•(C+D)) X
VDD
C
D
B
A
A
BA
B
C
GND
D
GND
PDN
欧拉路径：ABDC
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Combinational Circuits
运用欧拉路径法设计OAI22
棍棒图 !(C • (A + B))
X
PUN
C
X
i
VDD
B jA
GND
PDN
A
C
B
VDD
X
GND ABC VDD
X
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G9ND
Combinational Circuits
运用欧拉路径法设计OAI22
A
C
B
VDD
A
B
C
较好版图条件：
VDD
•在阱中只有一
条扩散区
GND
A
•同一输入控制
j B
C 的NMOS管和 PMOS管对准
A
X = !(C • (A + B)) C
i
A
B
GND
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X
BC VDD
数字集成电路设计
-----电路、系统与设计
复合逻辑门的版图技术
Jan M. Rabaey Anantha Chandrakasan Borivoje Nikolic
物信学院微电子系 王仁平
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Combinational Circuits
课题引出
复合逻辑门全定制设计流程：
▪ 写出要设计复合逻辑门的逻辑表达式 ▪ 画出复合逻辑门的晶体管级电路图 ▪ 确定复合逻辑门的晶体管尺寸 ▪ 设计复合逻辑门版图
▪ 性能好（器件RC参数小） ▪ 占用面积少
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