CMOS版图设计基础
CMOS模拟集成电路版图设计基础教程_V2
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初识工艺流程和版图设计
什么是版图（Layout）
• 版图实质上是将立体的器件与导线投影到每一层光刻掩 模版（mask）上的绘图
光刻掩模版有什么用
• 光刻掩模版上的图形表示通光或遮光的区域，实际上是 用来告诉工艺进行光刻时需要雕琢的图形和区域
版图和工艺制造的关系
• 版图中的每一层代表一种需要制作的元件或者导线；同 一层中绘制的图形的“或”是最终在一层mask上的图形； 不同层图形的“与”得到了器件的关键区域和参数
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N-well CMOS基本工艺流程
2013-10-30
Institute of VLSI Design, Zhejiang University
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N-well CMOS基本工艺流程
2013-10-30
Institute of VLSI Design, Zhejiang University
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LSW的设置
对图层进行选择、定义和编辑
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Institute of VLSI Design, Zhejiang University
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Set Valid Layers
由于默认显示的 图层太多，因此 需要对显示的图 层进行一些筛选
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Institute of VLSI Design, Zhejiang University
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Set Valid Layers
选择需要用到的 图形图层、边界 限定层、标记层 以及一些必需要 用到的dummy层
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CMOS版图设计
第5章CMOS版图设计5.1 版图设计基本概念5.2 设计规则5.3 基本工艺层版图5.4 FET版图尺寸的确定5.5 逻辑门的版图设计5.6标准单元版图5.7 设计层次化2/783/785.1 版图设计基本概念⏹什么是版图设计？☐Layout design ：定义各工艺层图形的形状、尺寸以及不同工艺层的相对位置。
⏹版图设计的内容☐布局：就是将组成集成电路的各部分合理地布置在芯片上。
安排各个晶体管、基本单元、复杂单元在芯片上的位置。
☐布线：就是按电路图给出的连接关系，在版图上布置元器件之间、各部分之间的连接。
设计走线，实现管间、门间、单元间的互连。
☐尺寸确定：确定晶体管尺寸（W、L）、互连尺寸（宽度）以及晶体管与互连之间的相对尺寸等。
4/78⏹版图设计的目标☐满足电路功能、性能指标、质量要求☐尽可能节省面积，以提高集成度，降低成本☐尽可能缩短连线，以减少复杂度，缩短延时、改善可靠性5/78EDA工具的作用(EDA: Electronic Design Automation)⏹版图编辑☐规定各个工艺层上图形的形状、尺寸、位置（Layout Editor）⏹规则检查☐版图与电路图一致性检查（LVS，Layout VersusSchematic）☐设计规则检查（DRC，Design Rule Checker）☐电气规则检查（ERC，Electrical Rule Checker）⏹布局布线☐Place and route，自动给出版图布局与布线6/787/78电路图与版图一致性检查（LVS ）从版图中提取的电路同原电路相比较，其方法通常是将两者的网表进行对比。
比较的结果，可以是完全一致或两者不全一致，设计者应对所示的错误进行必要的版图修改。
电路图与版图一致性检查（LVS: Layout Versus Schematic ）设计规则检验（DRC：Design Rule Check）设计规则检查是一个运用版图数据库检查在版图上涉及的每条设计规则的程序。
CMOS版图
第4章 CMOS版图
第4章 CMOS版图
利用spice去确定器件尺寸
电路设计规范specs——设计的起点，电路 的性能要求(例如：电流、频率、电压增益 等等) 根据采用的特定工艺的详细信息，电路设 计规范定义了基本器件尺寸。
4.2.8 焊盘层
焊盘提供了芯片内部信号到封装接脚的 连接，其尺寸通常定义为绑定导线需要的 最小尺寸。
第4章 CMOS版图
版图设计注意事项
1、无论在电路图中还是在版图中，PMOS晶体管都与VDD相连 接； 2、在电路图和版图中，NMOS晶体管都与VSS相连接；
3、在电路图和版图中，NMOS晶体管和PMOS晶体管的栅极有 相同的IN信号，而其漏极有相同的OUT信号；
第4章 CMOS版图
图4.7 第一层通孔的图示
第4章 CMOS版图
4.2.7 文字标注层
文字标注层用于版图中的文字标注，目 的是方便设计者对器件、信号线、电源线、 地线等进行标注，便于版图的查看，尤其 在进行验证的时候，便于查找错误的位置。 在进行版图制造的时候并不会生成相应的 掩膜层。
第4章 CMOS版图
第4章 CMOS版图
4.2 版图中的绘图层
绘图层是指完成集成电路的版图设计所需 要的最少分层数目。我们以N阱CMOS工艺为 例，通常情况下，绘图层的种类有：N阱层(N Well)、有源区层(Active)、多晶硅栅层(Poly)、 P选择层(P Select)、N选择层(N Select)、接触 孔层(Contact)、通孔层(Via)、金属层(Metal)、 文字标注层(Text)和焊盘层(Pad)。
集成电路版图基础-CMOS版图篇01
对管
缓冲器中的一级反相器
运放对管
大尺寸器件存在的问题： 寄生电容； 栅极串联电阻
大面积的栅极与衬底之间有氧化 层隔绝，形成平板电容
栅电压降低
细长的栅极存在串联电阻，导 致栅极两端电压不同
MOS管寄生电容值
C W L C0
MOS管栅极串联电阻值
R W / L R
S G
电路图
版图
栅极竖直方向排列
电路图
版图
三个或三个以上MOS管并联。 类似大尺寸MOS管的拆分连接
源和漏的并联都用金属连接（叉指型）
（3）MOS管的复联 复联是同时存在MOS管串联和并联的情 况。
二、集成电路版图设计方法
棒状图设计 ： 为了方便地从电路中得到最有效的源漏共 用版图，可以使用“棒状图设计”，在绘 制版图之前先制作结构草图。 可以很好的解决器件布局问题
Hale Waihona Puke 8、MOS管阵列的版图实现
(1) MOS管的串联。 N1的源、漏区为X和Y，N0的源、漏区为Y和Z。 利用源漏共用，得到两个MOS管串联连接的版图。 电路图
N1和N0串联版图
N1、 N0版图
任意个MOS管串联。 例如3个MOS管串联的版图。
电路图
版图
（2）MOS管并联(并联是指它们的源和源连 接，漏和漏连接，各自的栅还是独立的。) 栅极水平放置
“混合棒状图”法：
矩形代表有源区(宽度不限)； 实线代表金属； 虚线代表多晶硅；
“×”代表引线孔。其它层次不画,
通常靠近电源vdd的是P管，靠近地线gnd 的是N管。
反相器棒状图
电路图-棒状图-版图
a
b
CMOS版图工艺基础课件
• 使用n衬底p阱的工艺称P阱工艺。现代工艺出于牺牲PMOS性能来优化NMOS性能，所 以大多数工艺都是N阱工艺；也有同时使用N阱和P阱的工艺，称为双阱工艺。
去除氮化硅 和有源区的SiO2
• LOCOS （Local Oxidation of Silicon：硅的局部氧 化）： CMOS工艺最常用的隔离技术，以氮化硅为 掩膜实现了硅的选择氧化，在这种工艺中，除了形 成有源晶体管的区域以外，在其它所有重掺杂硅区 上均生长一层厚的氧化层，称为隔离或场氧化层。
• N阱和P衬底构成寄生二极管，在CMOS电路中衬底通常接最低电平，确保二极管处于反偏。
N阱的作用 主要作用制造PMOS； 掺杂浓度较低，电阻率较高，可用于制造电阻，称为阱电阻； N阱可以和衬底构成二极管，可用于制造寄生PNP管。
N阱的制作 • 硅片涂胶后，通过N阱掩模版，将硅片放在光线下，通过显影去掉被光照的光刻胶； • 氧化层生长
六次光刻
接触孔的版图示例
金属层的概念及制造 • 接触孔硅化后，在晶圆上淀积掺铜的铝层，淀积金属后的晶圆涂上光刻胶并采用金属掩 模版光刻，去除不需要的金属，形成互连结构。
七次光刻
金属层的版图示例
通孔VIA的概念及制造
• 层间介质充当各层金属以及第一层金属与硅之间的介质材料。层间介质上有许多小的通 孔，这些层间介质为相邻的金属层之间提供了电学通道。通孔中常用导电金属（比如钨） 来填充，形成金属层间的电学通路。
有源区（薄氧区）的概念
• 源区、漏区、沟道区合称MOS管的有源区，有源区之外的区域定义为场氧区（Fox）。 有源区跟场氧区之和就是整个芯片表面，即 Active + Fox = Surface。
版图设计简要
3.关于SAB与HV
3.1
SAB：
SAB区是防止salicide的层次。 SILICIDE就是金属硅化物，是由金属和硅经过物理－化学反应形成的一 种化合态，其导电特性介于金属和硅之间，是用来降低POLY上的连接 电阻。而POLYCIDE和SALICIDE则是分别 指对着不同的形成SILICIDE的工艺流程，下面对这两个流程的区别简述 如下：
2.CMOS版图设计注意
2.2
版图设计注意事项
2.2.1．功率管版图设计 功率输出级的晶体管及其驱动级驱动管的宽长比 W/L 都 很大，这意味着非常长的栅连接，而多晶硅线又是高电阻， 它降低了开关性能。解决办法： （1）并联许多小的晶体管，源漏区多加接触孔； （2）环形或螺旋形连接。
3.关于SAB与HV
先把TO打开，做厚栅氧，其中场氧厚度约为3000~4000A，厚栅氧的厚 度大约在300A，然后在高压mos管的厚栅氧上做HV，主要是保护厚栅 氧，以免其在后续的工艺中受到损伤。
3.关于SAB与HV
HV作为黑板，在做完HV后，把暴露在外面的厚栅氧漂净，其中场氧也 会受到影响，但是3000~4000A的厚度被漂掉300A（厚栅氧的厚度）， 可以忽略不计。漂净后，继续淀积薄栅氧（大约100A），以此分开高压 mos管的栅氧与其他管子的栅氧。
2.CMOS版图设计注意
宽长比较大的几种管子可以采用叉指结构如图1所示，也可以使用环形 的设计方法如图2所示。在这两种方法里面，通过利用低电阻的金属线 连接短的多晶硅部分来减少栅极电阻。以上的各种方法，与工艺支持有 关。
2.CMOS版图设计注意
2.2.2.seal ring 在版图完成之后，在每个芯片四周环绕一圈seal ring可以起到保护和 隔离芯片的作用。这个seal ring 通过金属－连接孔－扩散的方式连接到 衬底并且接VSS电位。对于芯片面积小于8000um×8000um的电路，在 seal ring与主芯片之间需要10um的间隔区域，而对于芯片面积大于 8000um×8000um的电路，则需要15um的间隔区域。 2.2.3.保护环 为了减少闩锁发生，对mos管需要添加保护环，特别是I/O口的管子， 最好是加双环。添加保护环需要注意以下几个问题。 （1）对NMOS来说，加P型保护环；对于PMOS来说，加N型保护环。 （2）N型保护环必须由N阱构造通过N+扩散同VDD相连；P型保护环则 须由P阱和P+扩散同Vss相连。 （3）相同类型和不同类型的保护环之间的最小间距需要参考相应的器 件隔离规范。
版图技术——CMOS集成电路的版图设计
(2)最小间距 例如，金属、多晶、有源区或阱都必须保持最小间距。 (3)最小包围 例如，N阱、N+离子注入和P+离子注入包围有源区应该有足够的余量;多晶硅、 有源区和金属对接触孔四周要保持一定的覆盖。
⑤ 完整的MOS管版版图必须包含两个部分：a）由源、栅和漏组成的器件；b） 衬底连接。
(a)PMOS管
(b)NMOS管 完整的MOS管版图图形
5.1.2 MOS管阵列的版图实现
1.MOS管串联
(1) 两个MOS管的串联。 N1的源、漏区为X和Y，N0的源、漏区为Y和Z。Y是它们的公共区域，如 果把公共区域合并,得到图5.7(d)所示的两个MOS管串联连接的版图。 从电流的方向可以决定，当MOS管串联时，它们的电极按S-D-S-D-S-D方 式连接。
① MOS管的四种布局图
② 直线形排列的NMOS管
结构图 立体结构和俯视图
③ 源区、沟道区和漏区合称为MOS管的有源区(Active），而有源区之外的区域 定义为场区（Fox)。有源区和场区之和就是整个芯片表面。 Fox + Active = Surface
芯片表面包含有源区和场区两部分
④ N阱CMOS集成电路使用P型衬底，NMOS管直接制作在P型衬底上，PMOS 管做在N阱内。
第5章 CMOS集成电路的版图 设计
主要内容 5.1 MOS 场效应管的版图实现 5.2 版图设计规则 5.3 版图系统的设置 5.4 版图的建立 5.5 版图的编辑 5.6 棍棒图 5.7 版图设计方法概述
5.1 MOS 场效应管的版图实现
5.1.1 单个MOS管的版图实现
详细的集成电路版图基础介绍-CMOS版图
(4)最小延伸 例如，多晶栅极
须延伸到有源区 外一定长度。
在符合设计规则的前 提下， 争取最小的版图面积
5、阱与衬底连接
通常将PMOS管的衬底接高电位（正压）； NMOS管的衬底接低电位（负压），以保 证电路正常工作
衬底材料导电性较差，为了保证接触的效 果，需要在接触区域制作一个同有源区类 似的掺杂区域降低接触电阻，形成接触区。
大面积的栅极与衬底之间有氧化 层隔绝，形成平板电容
栅电压降低
细长的C W LC0
MOS管栅极串联电阻值
R W / L R
S G
D
设计方法 （1）分段──
大尺寸MOS管分段成若干小尺寸MOS管。
(a) MOS管的W/L=200/1
CMOS集成电路版图基础
定义版图
什么是版图？ 集成电路制造工艺中，通过光刻和刻蚀将
掩膜版上的图形转移到硅片上。这种制造 集成电路时使用的掩膜版上的几何图形定 义为集成电路的版图。 版图要求与对应电路严格匹配，具有完全 相同的器件、端口、连线
一、单个MOS管的版图实现
栅极负责施加控制电压 源极、漏极负 责电流的流进 流出
MOS器件版图图层 ——NMOS
N型注入掩模——NSELECT 有源扩散区——ACTIVE 多晶硅栅——POLY 引线孔——CC 金属一——METAL1 通孔一——VIA 金属二——METAL2
结构图 立体结构和俯视图
多晶硅栅（POLY）
金属一（METAL1）
引线孔（CC）
N型注入掩模 （NSELECT）
a）由源、栅和漏组成的器件；
b）衬底连接。
源区、沟道区和漏区合称为MOS管的 有源区(Active），有源区之外的区域 定义为场区（Fox)。有源区和场区之 和就是整个芯片表面即基片衬底 （SUB）。
CMOS集成电路版图Tanner_L-Edit设计入门
集成电路版图设计入门主要内容：•版图设计概念；•CMOS VLSI制造工艺；•Tanner版图流程举例（反相器）。
版图设计概念定义：版图设计是创建工程制图（网表）的精确的物理描述过程，而这一物理描述遵守有制造工艺、设计流程以及通过仿真显示为可行的性能要求所带来的一系列约束。
双极集成电路版图设计MOS集成电路版图设计电压比较器运算放大器CMOS VLSI制造工艺（略）参见相关资料Tanner版图流程举例（反相器）集成电路设计近年来发展相当迅速，许多设计需要借助计算机辅助设计软件。
作为将来从事集成电路设计的工作人员，至少需要对版图有所了解，但是许多软件（如cadence）实在工作站上执行的，不利于初学者。
L-Edit软件是基于PC上的设计工具，简单易学，操作方便，通过学习，掌握版图的设计流程。
Tanner Pro简介：Tanner Pro是一套集成电路设计软件，包括S-EDIT，T-SPICE，W-EDIT，L-EDIT，与LVS ，他们的主要功能分别如下：1、S-Edit:编辑电路图2、T-Spice:电路分析与模拟3、W-Edit:显示T-Spice模拟结果4、L-Edit：编辑布局图、自动配置与绕线、设计规则检查、截面观察、电路转化5、LVS：电路图与布局结果对比设计参数的设置Setup>Design •该对话框共有六页，分别是：Technology(工艺参数)、Grid(网格参数)、Selection(选择参数)、Drawing(绘图参数)、Curves(曲线参数)、Xref files(外部交叉引用参数)•网格分为显示网格、鼠标网格（跳跃、平滑）、定位器网格设计规则的作用•设计规则规定了生产中可以接受的几何尺寸的要求和达到的电学性能。
•对设计和制造双方来说，设计规则既是工艺加工应该达到的规范，也是设计必循遵循的原则•设计规则表示了成品率和性能的最佳折衷设计规则的设置(一)、设计的类型•Minimum Width•Exact Width•Not Exist•Spacing•Surround•Overlap•Extension•Density（1）Minimum Width 该层上所有object在任意方向上的宽度(2) Exact width 该层上所有object在特定方向上的准确宽度（3）Not Exist在指定的层上，所有object都不能存在.这是唯一不含距离的规则（4）Spacing在指定的层上或者在指定的两层之间的object的最小间距（5）Surround 一个层上的物体，在每个方向上，被另一层上的物体至少要环绕x各单位（6）Overlap 一个层上的物体必须与另一个层上的物体交叠的最小尺寸。
设计CMOS运算放大器版图设计
摘要集成电路掩膜版图设计是实现电路制造所必不可少的设计环节，它不仅关系到集成电路的功能是否正确，而且也会极大程度地影响集成电路的性能、成本与功耗。
本文依据基本CMOS集成运算放大电路的设计指标及电路特点，绘制了基本电路图，通过Spectre进行仿真分析，得出性能指标与格元器件参数之间的关系，据此设计出各元件的版图几何尺寸以及工艺参数，建立出从性能指标到版图设计的优化路径。
运算放大器的版图设计，是模拟集成电路版图设计的典型，利用Spectre 对设计初稿加以模拟，然后对不符合设计目标的参数加以修改，重复这一过程，最终得到优化设计方案。
最后根据参数尺寸等完成了放大器的版图设计以及版图的DRC、LVS验证。
关键词：集成电路，运算放大器，版图设计，仿真ABSTRACTIntegrated circuit layout design is an essential design part to realize circuit mask manufacturing, it is not only related to the integrated circuit to function correctly, but also can greatly affect the performance of the integrated circuit, the cost and the power consumption.Based on the basic CMOS integrated operational amplifier circuit characteristic and design target, we have rendered the basic circuit diagram, and simulation by Spectre, the simulated results are derived parameters and their relationship between determining factors, thereby defining a line with the design target domain size and processing parameters, finally we builded an optimization from the performance index to layout design .Operational amplifier IC layout design, is the design model of analog integrated circuit layout . Here we used Spectre to design draft which should be simulated, then modified which do not comply with the design goals of the parameters , repeat the process, and finally get the optimization design scheme. Finally, according to the parameters such as size finished the amplifier layout design and the DRC, LVS verification.KET WORDS: Integrated circuit, Operational amplifier, layout design, Simulation毕业设计（论文）原创性声明和使用授权说明原创性声明本人郑重承诺：所呈交的毕业设计（论文），是我个人在指导教师的指导下进行的研究工作及取得的成果。
CMOS集成电路版图TannerL-Edit设计入门
2019/10/19
2019/10/19
2019/10/19
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设计参数的设Βιβλιοθήκη Setup>Design 该对话框共有六页，分别是： Technology(工艺参数)、Grid(网格参数)、 Selection(选择参数)、Drawing(绘图参数)、 Curves(曲线参数)、Xref files(外部交叉引 用参数)
2019/10/19
（7）Extension
一个层上的物体必 须超过另一个层上 的物体的边界的最 小尺寸。当：距离 超过指定数字、 只有一边刚好重合， 其他都在物体之外、 被完全surround 的时候，不算是违 背规则
2019/10/19
（8）Density
2019/10/19
The density rule finds and flags objects on the derived density layer specified in Layer1.
(一)、设计的类型
Minimum Width Exact Width Not Exist Spacing Surround Overlap Extension Density
2019/10/19
（1）Minimum Width
2019/10/19
该层上所有object在任意方向上的宽度
The layer specified must be a Density type derived layer. Violations to the rule include any polygons output to a density layer. 按照规则，查找layer1下拉选框中制定的密度推导层 中的对象，并对其加以标志。Layer1下拉选框中制定 的图层必须是密度类型的推导层。如有多变性输出到 密度层，就构成违规。
chapter 5 CMOS版图设计基础
5.1 版图设计入门
版图设计的目标
满足电路功能、性能指标、质量要求 尽可能节省面积，以提高集成度，降低成 本 尽可能缩短连线，以减少复杂度，缩短延 时、改善可靠性
5.1 版图设计入门
版图编辑
EDA工具的作用 工具的作用
规定各个工艺层上图形的形状、尺寸、位置（Layout Editor）
规则检验
版图与电路图一致性检验（LVS，Layout Versus Schematic） 设计规则检验（DRC，Design Rule Checker） 电气规则检验（ERC，Electrical Rule Checker）
2010-12-25
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实验所采用的设计规则
表 ： 接 触 孔 规 则 规则 5.1 5.2a 5.2b 5.3 6.1 6.2 6.3 6.4 描述 Poly Contact Exact Size FieldPoly Overlap of PolyCnt Not-Exists: PolyCnt_not_on_Poly PolyContact to PolyContact Spacing Active Contact Exact Size FieldActive Overlap of ActCnt ActCnt to ActCnt Spacing Active Contact to Gate Spacing 规则类型 Exact width Surround Not exist Spacing Exact width Surround Spacing Spacing 2 2 1.5 2 2 lambda 2 1.5 5
截面图
有源区图形 有源区最小宽度 相邻有源区边与边 之间的最小间距
5.3 基本工艺层版图
掺杂硅区:n+ 掺杂硅区
第四章CMOS版图
图形关系
总结
在本章学到以下内容： 1.模型、计算机模拟的原理图与参数规范； 2.确定器件尺寸； 3.通过分裂器件减小寄生电阻； 4.更好的适用的技术； 5.作为设计工具的棒状图； 6.借助钳位与连接释放电压； 7.避免固有的衬底二极管正偏； 8.原理图、棒状图和器件之间的关系； 9.源漏共用；
注意：N阱掺杂是有电阻的，该电阻将产生压降并有可能导致PN二极管导通
可供选择的其它方法：
经验法则：在做任何布线之前先设臵阱连接和 衬底连接。 甚至可以在开始布线之前运行设计规则检查以 确保阱连接和衬底连接都是正确的，布线应该 是最后做的事情。
基本IC单元版图设计 – CMOS layout
GND
电路图
版图
2.
版图的意义：
1）集成电路掩膜版图设计师实现集成电路制造所必 不可少的设计环节，它不仅关系到集成电路的功 能是否正确，而且也会极大程度地影响集成电路 的性能、成本与功耗。 2）它需要设计者具有电路系统原理与工艺制造方面 的基本知识，设计出一套符合设计规则的“正确” 版图也许并不困难，但是设计出最大程度体现高 性能、低功耗、低成本、能实际可靠工作的芯片 版图缺不是一朝一夕能学会的本事。
紧凑型版图
经验法则：通过小的、易于理解的功能模
块构造大的设计。 设计目标是使版图紧凑，在设计器件时应 尽可能利用矩形
棒状图(棍棒图)
如何才能容易的从电路图得到最有效的源漏 共用版图呢？——— 棒状图 棒状图 告诉器件的布局和连线关系，之后的工作是 用实际的器件和连线替代棒状图。
查看一下版图设计规则中的有关极限尺寸的规 范。
细长的晶体管存在问题
CMOS设计手册—基础篇
CMOS设计⼿册—基础篇模拟CMOS衬底噪声：由于相邻的电阻互相注⼊电流⽽产⽣的衬底噪声。
解决⽅法：在两个电阻之间加⼊⼀个P+注⼊区（作为P衬底晶圆的衬底接触）。
P+注⼊区保护电路免受载流⼦的影响，由于注⼊区是⼀个环形，所以成为保护环。
共质⼼版图共质⼼（共同的中⼼）版图有助于改善两电阻之间的匹配性能（代价是两元件之间具有不均匀的寄⽣特性），另外，共质⼼也能改善MOS和电容的匹配性能。
3.MOS电容堆积（VGS<<Vth）当VGS<0，来⾃衬底移动的空⽳被吸引（堆积）到栅氧层的下⽅。
当MOS管处于堆积区时，栅极到地的电容Cgb的主体部分经过了衬底的⼤寄⽣电阻。
为了让MOS⼯作在吃⼯作区，需要在栅氧化层周围有⾜够的衬底连接（以减少寄⽣衬底电阻）。
从栅极到gnd之间的电容之和为：C GS+C GB+C GD=C ox耗尽 (VGS<VTH)当VGS<Vth（⼤约⼩于100mV），此时VGS不够负，不能吸引⼤量的空⽳到栅氧层的下⽅，同时也不能⾜够正，⽆法吸引⼤量的电⼦。
此时的栅极下⽅的硅表⾯被称作近耗尽（⾃由电⼦和空⽳被耗尽），观察下图，当VGS从某个负电压开始上升，栅极下⽅的空⽳将会被替代，只留下不能移动的受主离⼦提供⼀个负电荷。
随着VGS的增加，栅氧层下⽅感应的n沟道和三级之间将存在⼀个电容。
同时在耗尽沟道和衬底之间还会存在⼀个耗尽电容。
栅极和源极/漏极的电容只是覆盖电容，⽽栅极和衬底之间的电容是由氧化层电容和耗尽层电容串联⽽成的。
下图中的耗尽电容式由n沟道和衬底之间形成的。
由于氧化层下⽅的表⾯不是重n+区，所以⼯作在这个区的MOS被称为弱反型区或者亚阈值区强反型区 (VGS>>vth)当VGS>>Vthn时，⼤量的电⼦被吸引到栅极下⽅，此时栅氧化层表⾯称为反型，即不再是P型了。
当需要⼀个电容时，可以最好时MOS⼯作在强反型区，被吸引之栅氧化层下⽅的电⼦将漏极和源极短接在⼀起形成电容的低电阻底板（常将源漏相连来讲MOS做电容）。
版图设计简要教材
1.1阱的制作
1.2隔离区的制作
在IC工艺中，有源区就是生长器件的区域，而场区 就是隔离区。
1.3栅极的制作
1.4有源区的制作
1.5接触孔的制作
1.6连线与钝化的制作
2.CMOS版图设计注意
2.1
版图设计总体方法
版图布局首先考虑先按照信号通路从左向右，从下而上的原则分布； 第二考虑模拟部分，容易受到干扰的部分在上、下两边，数字部分在中 间；第三考虑同一功能块内器件集中布局，联系较多的功能块尽量靠近， 以缩短连线，减少噪声干扰。 根据布局的第二点考虑，我们将模拟部分和数字部分分开布局，从 一定程度上减小了干扰，为了进一步减小干扰，版图设计中采取了以下 措施： 2.1.1．使用双电源供电，将模拟电源、地和数字电源、地完全分开。 2.1.2．增加地与衬底的接触，在没有器件和走线的空白处多打衬底接触 孔，并且与地线连接，并有利于收集衬底噪声电流，稳定衬底电位，减 小干扰与被干扰。 2.1.3．避免铝和多晶平行走线，对噪声敏感的线尽量布得短，减少与时 钟信号或其它数字信号线的交叉，以减小杂散电容。
THE END
2.CMOS版图设计注意
2.2
版图设计注意事项
2.2.1．功率管版图设计 功率输出级的晶体管及其驱动级驱动管的宽长比 W/L 都 很大，这意味着非常长的栅连接，而多晶硅线又是高电阻， 它降低了开关性能。解决办法： （1）并联许多小的晶体管，源漏区多加接触孔； （2）环形或螺旋形连接。
3.关于SAB与HV
3.1
SAB：
SAB区是防止salicide的层次。 SILICIDE就是金属硅化物，是由金属和硅经过物理－化学反应形成的一 种化合态，其导电特性介于金属和硅之间，是用来降低POLY上的连接 电阻。而POLYCIDE和SALICIDE则是分别 指对着不同的形成SILICIDE的工艺流程，下面对这两个流程的区别简述 如下：
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布局布线
Place and route，给出版图的整体规划和各图形间的连接
2012-11-7
东南大学无锡分校
电 路 图 与 版 图 一 致 性 检 查 （ LVS,layout versus schematic） 电路图与版图一致性检查（ LVS ）从版图中 提取的电路同原电路相比较，其方法通常是将 两者的网表进行对比。比较的结果，可以是完 全一致或两者不全一致。设计者应对所示的错 误进行必要的版图修改。
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实验所采用的设计规则
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规则 7.1a 7.1b 7.2a 7.2b 7.2c 7.3 7.4
描述 Metal1 Minimum Width Tight Metal1 Max Width Metal1 to Metal1 Spacing Tight Metal1 spacing Tight Metal1 space to Metal1 Metal1 Overlap of PolyContact Metal1 Overlap of ActiveContact
是各集成电路制造厂家根据本身的工艺特点和技术水 平而制定的；
设计人员与工艺人员之间的接口与“协议”；
版图设计必须无条件的服从的准则。
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§ 2 设计规则（DR，Design Rules）
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什么是设计规则
用特定工艺制造电路的物理掩膜版图都必须遵循一系列 几何图形排列的规则，这些规则称为版图设计规则。
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电气规则检查（ERC，electrical rule checker） 除违反设计规则而造成的图形尺寸错误外，常还 会发生电学错误，如电源、地、某些输入或输出端的连 接错误。这就需要用ERC检验步骤来加以防范。 为了进行ERC的验证，首先应在版图中将各有关电学 节点做出定义。如将电源、接地点、输入端、输出端分 别给出“节点名”。
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CMOS版图设计基础
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§1 版图设计入门 §2 设计规则 §3 基本工艺层版图 §4 FET版图尺寸的确定 §5 版图设计方法 §6 标准单元版图 §7 设计层次化
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§1 版图设计入门
版图设计的定义
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版图(Layout)是集成电路从设计走向制造的桥梁，它
规则类型 Min width Not exist Spacing Spacing Spacing Surround Surround
Lambda 3
3 2 2 1 1
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实验所采用的设计规则
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规则
描述 Poly Contact Exact Size
规则类型 Exact width
拓扑设计规则(绝对值) （微米准则） λ设计规则(相对值) （ λ准则）
最小宽度 最小间距 最短露头 离周边最短距离
最小宽度w=mλ 最小间距s=nλ 最短露头t=lλ 离周边最短距离d=hλ
λ由IC制造厂提供，与具体的 工艺类型有关，m、n、l、h 为比例因子，与图形类型有关。
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§ 2 设计规则
工艺误差
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工艺误差 显影：光衍射导致边缘模糊化 刻蚀：横向刻蚀，使边缘加粗 注入：横向注入导致n＋/p+区沿水平方向有不期望的扩大
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§ 2 设计规则
物理极限
物理极限
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串扰：导线过细及间距过短，会使相邻导线发生电耦合 电迁移：铝条过细或间距过短，电迁移最用更明显
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实验所采用的设计规则
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表1：采用的阱（Well）规则
规则 1.1 1.2 Well Minimum Width Well to Well (Different Potential) Spacing 描述 规则类型 Min width No check lambda 10
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§ 1 版图设计入门
设计目标
满足电路功能、性能指标、质量要求 尽可能节省面积，以提高集成度，降低成本 尽可能缩短连线，以减少复杂度，缩短延时、改善可靠性
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版图的意义
集成电路掩膜版图设计师实现集成电路制造所必不可少的设计 环节，它不仅关系到集成电路的功能是否正确，而且也会极大 程度地影响集成电路的性能、成本与功耗。 它需要设计者具有电路系统原理与工艺制造方面的基本知识， 设计出一套符合设计规则的“正确”版图也许并不困难，但是 设计出最大程度体现高性能、低功耗、低成本、能实际可靠工 作的芯片版图缺不是一朝一夕能学会的本事。
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§ 1 版图设计入门
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把设计过程抽象成若干易于处理的概念性版图层次， 这些层次代表线路转换成硅芯片时所必需的掩模图 形。 CMOS生产工 序中的每一层 是由不同的图 案来定义的， 一层图案包含 有一组几何图 形，它们一般 称为多边形。
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§ 1 版图设计入门
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1. N阱——做N阱的封闭图形处，窗口注入形成P管的衬 底 2. 有源区——做晶体管的区域（G,D,S,B区），封闭图 形处是氮化硅掩蔽层，该处不会长场氧化层 3. 多晶硅——做硅栅和多晶硅连线。封闭图形处，保 留多晶硅。 4. 有源区注入——P+,N+区。做源漏及阱或衬底连接区 的注入 5. 接触孔——多晶硅，扩散区和金属线1接触端子。 6. 金属线1——做金属连线，封闭图形处保留铝 7. 通孔——两层金属连线之间连接的端子 8. 金属线2——做金属连线，封闭图形处保留铝
由于器件的物理特性和工艺的限制，芯片上物理层的尺 寸进而版图的设计必须遵守特定的规则。
这些规则通常规定芯片上诸如金属和多晶硅的互连或扩 散区等物理现象的最小允许线宽、最小特征尺寸以及最 小允许间隔。
制定设计规则的主要目的是为了在制造时能用最小的硅
片面积达到较高的成品率和电路可靠性。
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1.3
Well to Well (Same Potential) Spacing
Spacing
6
2012-11-7Fra bibliotek32实验所采用的设计规则
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表2：有源区（Active）规则
规则 2.1 2.2 2.3a 2.3b 2.4a 2.4b 描述 Active Minimum Width Active to Active Spacing Source/Drain Active to Well Edge Source/Drain Active to Well Space WellContact(Active) to Well Edge SubsContact(Active) to Well Spacing 规则类型 Min width Spacing Surround Spacing Surround Spacing lambda 3 3 5 5 3 3
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实验所采用的设计规则
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表3：多晶硅（Poly）规则
规则 3.1 3.2 3.3 3.4/4.1 3.5 描述 Poly Minimum Width Poly to Poly Spacing Gate Extension out of Active Source/Drain Width Poly to Active Spacing 规则类型 Min width Spacing Extension Extension Spacing lambda 2 2 2 3 1
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§ 1 版图设计入门
版图编辑
EDA工具的作用
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规定各个工艺层上图形的形状、尺寸、位置（Layout Editor）
规则检验
版图与电路图一致性检验（LVS，Layout Versus Schematic） 设计规则检验（DRC，Design Rule Checker） 电气规则检验（ERC，Electrical Rule Checker）
CMOS工艺层
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§ 1 版图设计入门
CMOS掩模版次
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N 阱 双 层 金 属 化 C M O S 工 艺 版 次
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§ 2 设计规则（DR，Design Rules）
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什么是设计规则
因IC制造水平及物理极限效应对版图几何尺寸提出的 限制要求；
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版图流程——Contact（5）
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版图流程——Metal 1（6）
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集成电路版图设计—物理设计
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发展历史 红膜：用带有红膜的双层塑料，手工或机械制作图形，然 后通过粗缩和精缩，将图形转移到铬版上。 大型计算机制作图形，然后通过图形发生器将图形转移到 铬版上。 UNIX工作站：用图形设计软件如Mentor graphics, Cadence, Compass, Daisy等在工作站上实现图形设计。 将软件移植于PC机上。
lambda 2
表 ： 接 触 孔 规 则
5.1
5
5.2a
5.2b 5.3 6.1 6.2
FieldPoly Overlap of PolyCnt