计算机组成原理第二章11

一位全加器：
一位全加器真值表：
一位全加器的逻辑图：
1
=1
&
&
=1
2.5.1 多功能算术逻辑运算单元(ALU)
1．并行加法器及其进位链 并行加法器使用的全加器的位数与操作 数的位数相同，它能够同时对操作数的 各位进行相加，所以称为并行加法器。 将进位信号的产生与传递的逻辑结构称 为进位链。
以16位组内并行组间并行进位链为例， 采用了二重进位链，且第二重进位链也 是并行结构，见下图所示。
16位组内并行组间并行进位链框图：

将每个小组最高位的进位信号分成进位 传送函数和进位生成函数两个部分：
进位生成函数
进位传送函数
各组间进位的表达式：
各小组的进位生成函数和进位传递函数 的逻辑表达式：

组内各位的进位表达式为:
4位一组并行进位链逻辑图：
来自百度文库
4位一组并行进位链示意图：
16位组内并行、组间串行进位链框图：
进位链延迟时间：

由于每一组并行进位网络都是二级门， 设每级门延迟为 td ，则 16 位组内并行组 间串行进位链的延迟时间是8td。
2)组内并行、组间并行的进位链

这种进位链又称为多重分组跳跃进位链。 组间也采用并行进位链结构，这样将会 进一步提高运算速度。
各组的 进位生 成函数
各组的 进位传 递函数
组内、组间并行进位第一组内进位链逻辑图
延迟时间：

由于每一组并行进位网络都是二级门， 设每级门延迟为 td 产生所有进位的延迟 时间为6td。
补码加减法的实现逻辑框图
（1）串行进位的并行加法器



当操作数为 n ＋ 1 位长时，需要用 n ＋ l 位 全加器构成加法器。 延迟时间：包括进位信号的产生和传递 所占用的时间及加法器本身求和的延迟 时间。 特点：线路简单，速度慢。
串行进位的并行加法器：
（2）并行进位的并行加法器



要提高加法器的运算速度，就必须解决进 位信号的产生和传递问题。 设 = 称为进位传递函数或进位传递 条件。 设 = 称为进位产生函数或本地进位。 由于在一位全加器中，进位信号可表示为：
将串行进位链的表达式改写成如下形式：
各进位信号的产生不再 与低位的进位信号有关， 而只与两个参加运算的 数和C0有关.
1)组内并行、组间串行的进位链

这种进位链也称为单重分组跳跃进位。 以16位加法器为例，一般可分作4个小组， 每小组4位，每组内部都采用并行进位结 构，组间采用串行进位传递结构。