Allegro设置差分线和等长地方法
allegro建立差分线规则
allegro建立差分线规则
建立差分线规则的方法如下：
1. 确定差分线的标准：差分线指的是MACD指标中的DIF线
和DEA线之间的差值。
一般情况下，当DIF线由负值变为正
值时，表示买入信号；当DIF线由正值变为负值时，表示卖
出信号。
2. 设定阈值：根据市场经验和个人风险偏好，设定一个合适的阈值来判断买入和卖出信号。
比如，当DIF线大于等于阈值时，触发买入信号；当DIF线小于等于阈值的负值时，触发
卖出信号。
3. 确定持仓策略：根据买入和卖出信号，制定持仓策略。
比如，当触发买入信号时，可以全仓买入；当触发卖出信号时，可以全部卖出或者部分卖出。
4. 设置止损和止盈点：为了控制风险，可以设置一定的止损和止盈点。
比如，当买入后的价格下跌到设定的止损点时，自动卖出；当买入后的价格上涨到设定的止盈点时，自动卖出。
5. 定期回顾和调整规则：市场行情时刻变化，所以需要定期回顾和调整差分线规则。
可以根据历史回测结果和市场环境来优化规则，提高交易效果。
需要注意的是，差分线规则只是一种参考，投资者应根据个人
情况和市场情况综合考虑。
此外，差分线规则也具有一定的局限性，不能完全依赖于它进行投资决策。
allegro建立差分线规则
allegro建立差分线规则
建立差分线规则是在使用Allegro软件进行PCB设计时非常重要的一步。
差分
线是一对相互衔接的信号线，用于传输高速数字信号，如USB、HDMI和以太网等。
通过建立差分线规则，可以确保差分线的质量和稳定性，减少干扰和串扰，从而提高整体电路性能。
首先，在Allegro软件中，打开设计文件并进入布局编辑器。
选择需要添加差
分线规则的信号线对，并右键单击选择“差分对属性”。
在弹出的对话框中，可以设置差分线的物理特性、约束条件和信号完整性要求。
物理特性方面，可以设置差分线的宽度、间距和层堆栈，以满足设计要求。
这
些参数会影响差分线的阻抗和信号传输速率，需要根据具体设计需求进行调整。
约束条件方面，可以设置差分线的最大长度、最小间距和最大串扰限制等。
这
些约束条件会在布线时自动检测和优化差分线，确保其满足电路的可靠性和性能要求。
信号完整性要求方面，可以设置差分线的最大延迟和最小延迟不平衡等。
这些
要求会在信号传输过程中考虑时延和时序要求，确保差分信号的同步性和稳定性。
在建立差分线规则之后，可以进行布线操作。
Allegro软件会根据所设定的差
分线规则自动分配和布线差分线，同时提供实时反馈和报告，以便进行优化和调整。
综上所述，建立差分线规则是使用Allegro软件进行PCB设计中至关重要的一步。
通过准确设置差分线的物理特性、约束条件和信号完整性要求，可以确保差分线的质量和稳定性，提高整体电路性能。
同时，在布线过程中，Allegro软件提供
了自动分配和布线差分线的功能，方便优化和调整设计。
ALLEGRO约束设置
A L L E G R O约束规则设置介绍目录：第一部分：差分对的约束设置............... 错误!未指定书签。
第二部分：非差分信号约束设置............. 错误!未指定书签。
第三部分：区域约束设置................... 错误!未指定书签。
第四部分：XNet等长设置................... 错误!未指定书签。
本文所有操作与设置均在AllegroPCBeditor15.5环境中进行。
第一部分：差分对的约束设置下面我们将通过对LVDS差分对信号的约束设置分步骤的讲解各个设置过程，或点击图标打开“ConstraintsSys”窗口，将出现下图所示窗口。
点击“Setstandardvalues”，弹出“Defaultvaluesform”界面，在此可设置默认值，且窗口中所有设置值各自分属于spacingrule和Physicalrule中名为“Default”的约束集。
此处我们取默认值。
图1下面步骤2-步骤4为Physical（Line/vias）rule物理特性（线宽和过孔）约束设置过程步骤2：线宽约束设置。
点击“Physical（Line/vias）ruleset→setvalues”，在出现的窗口上方空白处填入新约束名称，如“LVDS_SIG”，然后点击“ADD”，新的约束就产生了。
如果需要设置这是某一层的约束，还要在“subclass”中选择相应的层面。
接下来就在相应栏填入需要的值。
如下图所示：图2如果还有其它信号的线宽要求，请重复上述步骤。
Minlinewidth：最小线宽Maxlinewidth：最大线宽，填0=∞Minneckwidth：Neck模式最小线宽Maxnecklength：Neck模式最大走线长度DiffPairprimarygap：首选差分间距（单端线可不填）DiffPairneckgap：Neck模式差分间距（单端线可不填）过孔规格在“Vialistproperty”中设定，一般设定在默认约束规则下。
Allegro基本规则设置指导书
Allegro基本规则设置指导书下面介绍基本规则设置指导书之Analysis Modes 点击set-up-constrains-Modes调出Analysis Modes，这个是所有DRC的总开关下面介绍常用的一些开关设置1.Design Options (Soldermask)从上往下阻焊到阻焊的间距阻焊到pad和走线间距阻焊到shape1的间距钢网到钢网的间距2.Design Mode从上往下测试点Pad到器件DRC开关测试点到器件的DRC开关测试点在器件下方的DRC开关重孔开关3.Design Mode（soldermask）从上往下阻焊到阻焊的DRC开关阻焊到Pad和线的DRC开关阻焊到shape的DRC开关钢网到钢网的DRC开关4.Design Modes（Package）从上到下器件和器件的DRC开关器件超出package keepin的DRC开关器件在器件禁布的DRC开关5.Electric options从上往下开启最短长度延时开启相对长度延时开启pin delay开启Z轴延时6.Electric Modes从上往下绝对长度延时开关相对长度延时开关总长DRC开关差分检查DRC开关7.Physical Mode从上往下走线出现T分支DRC开关Pad和Pad连接的DRC开关过孔使用类型DRC开关8.Spacing Modes默认全部选择所有间距相关的DRC开关都要打开9.Same Net Spacing Modes同名网络DRC开关，默认全部打开10.SMD Pins Modes盘中孔DRC默认是关闭的，可以用来检查孔是否打在SMD的pin上的情况11.开启DRC总开关On-line DRC是需要开启的，否则所有DRC都不起作用Physical规则设置下面介绍规则设置指导书之Physical规则设置点击Set-up-constraints-Constraint Manager打开规则管理器1.设置Physical规则2.打开时默认有个Default规则从左往右Line Width最小线宽最大线宽Neck最小线宽Neck的走线长度3.如果是差分规则，需要额外设以下参数从左往右最小线间距差分对之间的间距Neck走线差分之间的间距正公差负公差4.Pad-Pad connect选择Not Allowed，不允许Pad和Pad直接连接简而言之，就是允许盘中孔Physical规则匹配下面介绍基本规则设置指导书之Physical规则匹配1.在这里给网络匹配上相应的规则2.可以给同一类型的网络建立一个Net Class，匹配规则更方便选中需要的net右击创建Class3.同时如果是差分对的话，需要创建差分对选择需要的两个net，Create Differential PairPhysical Region下面介绍基本规则设置指导书之Physical Region1.空白的地方创建一个Region2.给新建的Region匹配一个规则，所有区域里面的Physical相关的都按照Region的规则来3.当部分网络想按照本身的规则来匹配，可以创建region-Class4.然后匹配回它原来的规则5.后面这些规则一般按照Physical里面设置的规则不修改Spacing规则设置下面介绍基本规则设置指导书之Spacing规则设置1.设置Line到其它的间距规则从左往右线到线，通孔pin，表贴pin，测试pin，通孔Via，盲埋孔，测试孔，微孔，铜皮，Bond finger，hole之间的间距2.设置pin到其它的间距，通孔pin和表贴pin3.设置Via到其它的间距4.设置shape到其它的间距5.设置Bond Finger到其它的间距7.设置盲埋孔之间的间距Spacing规则匹配下面介绍基本规则设置指导书之Spacing规则匹配2.可以把同一类网络创建一个Net Class给Net Class匹配间距规则会更为方便Spacing规则Class to Class 下面介绍基本规则设置指导书之Spacing规则Class to Class1.当我们需要给组和组之间设置一个间距规则时候需要用到这个功能在需要的Net Class地方创建一个Class to Class2.Class to Class匹配一个规则Spacing Region 下面介绍基本规则设置指导书之Spacing Region1.空白的地方创建一个Region2.给创建好的Region 匹配一个规则3.当网络需要在Region中需要按照自身的规则匹配时，可以创建RegionClass来匹配4.Region也支持Class to Class规则，点击ok即可5.设置好的如下图Same Net Spacing规则设置下面介绍基本规则设置指导书之Same Net Spacing规则设置8.设置Line到其它的间距规则从左往右线到线，通孔pin，表贴pin，测试pin，通孔Via，盲埋孔，测试孔，微孔，铜皮，Bond finger，hole之间的间距9.设置pin到其它的间距，通孔pin和表贴pin10.设置Via到其它的间距11.设置shape到其它的间距12.设置Bond Finger到其它的间距13.设置Hole到其它的间距14.打开或者关闭同名网络开关Same Net Spacing规则匹配下面介绍基本规则设置指导书之Same Net Spacing规则匹配3.匹配设置好的Same Net间距规则Same Net Spacing Region下面介绍基本规则设置指导书之Same Net Spacing Region6.空白的地方创建一个Region7.给创建好的Region 匹配一个规则8.当网络需要在Region中需要按照自身的规则匹配时，可以创建RegionClass来匹配Electrical Min Max Propagation Delay下面介绍基本规则设置指导书之Electrical Min Max Propagation Delay在这里可以设置走线的最短和最长的长度，这个过孔和pin delay的长度也会计算进去Electrical Total Etch Length下面介绍Allegro基本规则设置指导书之Electrical Total Etch Length这里可以设置走线的最短和最长的值，这里的值只是走线长度，不包含过孔和pin delay的长度Electrical Differentail Pair下面介绍基本规则设置指导书之 Electrical Differentail Pair这里一般用来设置差分的对内等长，在tolerance这里设置Electrical Relative Propagation Delay下面介绍基本规则设置指导书之 Electrical Relative Propagation Delay1.这里用来设置等长规则2.在创建Match Group之前要创建pin pair3.创建好pin pair之后，选中需要做等长的网络，创建Match Group4.创建好Match Group之后，Scope选择Global， Tolerance 输入公差值5.选择一个网络作为基准。
Allegro16.6约束规则设置详解_SCC
Allegro16.6约束规则设置详解_SCCAllegro16.6约束规则设置详解前言：本文主要讲解Allegro16.6约束管理器的使用，从基本约束规则到高级约束规则的设置。
目录：一、基本约束规则设置1、线间距设置2、线宽设置3、设置过孔4、区域约束规则设置5、设置阻抗6、设置走线的长度范围7、设置等长7.1、不过电阻的NET等长7.2、过电阻的XNET等长7.3、T型等长8、设置通用属性9、差分规则设置9.1、创建差分对9.2、设置差分约束10、Pin Delay二、高级约束规则设置11、单个网络长度约束12、a+b类长度约束13、a+b-c类长度约束14、a+b-c在最大和最小传播延迟中的应用1、线间距设置（1）、设置默认间距规则点击CM图标，如下图所示，打开约束管理器。
单击Spacing，再点击All Layers，如下图所示。
右边有一个DEFAULT就是默认规则，我们可以修改其值。
按住Shift键，点击第一个和最后一个即可选中所示，然后输入一个值，这样就都修改了，如下图所示（2）、定义特殊的间距约束点选Default按鼠标右键，执行Create-Spacing CSet加入新规则。
取一个有意义点的名字，如下图所示，单击OK。
按住Shift键选中所有，输入12，回车。
然后为所需要设置的网络分配规则单击左边的Net-All Layers，在右边工作簿中，为GND网络设置12MIL_SPACE规则，在Referenced Spacing CSet下选中12MIL_SPACE，如下图所示（3）、设置Class-Class规则若针对不同的信号群组有不同的间距规则，则需要设置Class-Class选到Net Class-Class后，在右边CLOCK(2)上右键选择Ctreat- Class-Class...，如下图所示选择2个不同的Net Classes，如下图所示，单击OK如下图所示。
在右边的Referenced Spacing CSet栏可以修改其值。
allegro差分线设置规则
allegro差分线设置规则Allegro差分线设置规则引言：Allegro差分线是一种常用的信号传输方式，在电路设计中起到了重要的作用。
本文将探讨Allegro差分线设置规则，从理论和实践角度介绍如何正确地设置Allegro差分线以保证信号传输的准确性和稳定性。
一、什么是Allegro差分线？Allegro差分线是一种差分信号传输方式，通过同时传输正负两个信号来降低干扰和提高信号的抗噪声能力。
差分信号在信号线上的电压差被解读为二进制信号，从而实现数据传输。
Allegro差分线广泛应用于高速数据传输、音频信号传输等领域。
二、设置规则1. 差分线对称布局：为了减小差分信号间的电磁干扰，差分线应该尽量保持对称布局。
在PCB设计中，可以通过布局对称的方式将差分信号线放置在相邻的层上，并且保持相同的长度和宽度，以确保信号的平衡传输。
2. 差分线长度匹配：差分线的长度差异会导致信号的相位差，从而影响信号的准确性和稳定性。
因此，在布线过程中，应尽量使差分线的长度保持一致，以确保信号的同步传输。
3. 差分线与其他信号线的间隔：为了避免干扰，差分线应与其他信号线保持一定的间隔。
特别是与高频信号线、时钟线等应尽量保持一定的距离，以减小相互之间的电磁干扰。
4. 差分线与地线的间隔：差分线与地线之间的间隔也需要特别注意。
过大的间隔会增加信号线的阻抗，影响信号的传输质量；而过小的间隔则容易导致信号与地线之间的串扰干扰。
因此，在实际设计中，应根据具体情况合理设置差分线与地线的间隔。
5. 差分线的屏蔽与接地：为了进一步降低差分线的干扰，可以采用屏蔽措施。
常见的做法是在差分线周围设置屏蔽层，并将屏蔽层接地，以消除外部电磁干扰对信号的影响。
6. 差分线的阻抗匹配：差分线的阻抗匹配是保证信号传输质量的关键。
在设计中，应根据差分线的特性和设计要求，选择合适的阻抗值。
常见的阻抗匹配方式有微带线和差分对线，设计时需要注意保持差分线的阻抗匹配。
ALLEGRO 约束规则设置步骤(以DDR 为例)
ALLEGRO约束规则设置步骤（以DDR为例）Dyyxh@pcbtechtzyhust@本文是我对约束规则设置方面的一些理解，希望对新手能有所帮助。
由于本人水平有限，错误之处难免，希望大家不吝赐教！在进行高速布线时，一般都需要进行线长匹配，这时我们就需要设置好constraint规则，并将这些规则分配到各类net group上。
下面以ddr为例，具体说明这些约束设置的具体步骤。
1．布线要求DDR时钟: 线宽10mil，内部间距5mil，外部间距30mil，要求差分布线，必需精确匹配差分对走线误差，允许在＋20mil以内DDR地址、片选及其他控制线：线宽5mil，内部间距15mil，外部间距20mil，应走成菊花链状拓扑，可比ddrclk线长1000－2500mil，绝对不能短DDR数据线，ddrdqs，ddrdm线：线宽5mil，内部间距15mil，外部间距20mil，最好在同一层布线。
数据线与时钟线的线长差控制在50mil内。
2．根据上述要求，我们在allegro中设置不同的约束针对线宽（physical），我们只需要设置3个约束：DDR_CLK, DDR_ADDR, DDR_DATA设置好了上述约束之后，我们就可以将这些约束添加到net上了。
点击physical rule set 中的attach……，再点击右边控制面板中的more，弹出对话框如上图所示，找到ckn0和ckp0，点击apply，则弹出选中左边列表中的NET_PHYSICAL_TYPE, 在右边空格内输入DDR_CLK, 点击apply，弹出即这两个net已经添加上了NET_PHYSICAL_TYPE属性，且值为DDR_CLK.类似的，可以将DDR数据线，数据选通线和数据屏蔽线的NET_PHYSICAL_TYPE设为DDR_DATA, DDR地址线，片选线，和其他控制线的NET_PHYSICAL_TYPE设为DDR_ADDR.上述步骤完成后，我们就要将已经设好的约束分配到这些net group上。
allegro 等长规则设置方法
allegro 等长规则设置方法allegro是一种用于信号处理和控制系统开发的开源信号处理库。
它支持等长规则设置,可以在控制台或命令行中使用。
以下是使用 allegro 等长规则设置的基本步骤:1. 创建等长规则:在 allegro 中,可以使用 `规则` 命令创建等长规则。
例如,要创建一个长度为 10 的等长规则,可以使用以下命令:```let allele = channel(0) | channel(1) | channel(2) | channel(3) | channel(4) | channel(5) | channel(6) | channel(7) | channel(8) | channel(9) | channel(10)allele << 1```2. 设置规则条件:在创建等长规则后,需要设置规则的条件。
例如,要设置规则只有在信号值为 0 时才会触发,可以使用以下命令:```let allele = channel(0) | channel(1) | channel(2) | channel(3) | channel(4) | channel(5) | channel(6) | channel(7) | channel(8) | channel(9) | channel(10)allele << if all(get(allele, "值")) == 0 then "0" else "1" end```这里使用了 `get(allele, "值")` 来获取信号值,如果信号值为 0,则返回 0,否则返回 1。
`all(get(allele, "值", 0))` 表示计算所有信号值之和,如果结果为 0,则返回 0,否则返回 1。
3. 运行规则:等长规则准备好后,可以使用 `send(allele)` 命令将规则触发。
Allegro中等长设置方法
创建模型：
如果排阻PinNumber顺序是这样的，则：
注：Pin Number与Pin Number之间有空格
创建模型：
d）完成模型设置后，查看这个排阻的Net属性，在Net name下面会多 一个Net名字，这表示Xnet已经创建好了。
导入PACAGE长度：
1、File->Import->Pin Delay：
2、Pin Delay File是芯片厂提供的 文件，因没有这一文件，暂时没法演示。
等长规则应用：
i)完成的效果，如下图：
总结
这是通过模型来设置等长规则的一种 方法，如果Xnet已经创建好了，则在 Constraint Manager一样可以设置，会 更方便，之所以提出这种方法，只是多 一种选择，当匹配比较复杂的时候，模 型创建就相对复杂
设置等长规则：
设置等长规则：
设置等长规则：
c)选择菜单Set->Constraints，出现如下窗体：
设置等长规则：
Rule Name：等长规则名字，这里可以随便输入，不过最好方便辨认 From：开始Pin To：结束Pin Scope：规则适应范围
Local：适用本网络 Global：适用所有网络 Bus：适用所在Bus Class： 适用所在Class Delta Type：Delta匹配类型，Delta为与基准线对比值，如果一组线要 求等长，我们可以把Delta设为None，或把Delta值设为0 Delay: 延迟 Length：长度，一般都设长度 Delta: 设定值 Tol Type: 误差类型 Tolerance: 误差范围。
f)在Constraint Manager中就有更新提示：
Allegro线宽、间距、等长、差分
A llegro 中的约束规则设置Allegrophan 刚好五个字w w w .pc b b b s .c o m修订记录日期版本描述作者2008-12V1.0初版，学完的总结。
适用于Cadence 15.5版本。
Allegrophan 2009-09-08V1.1小改，修改部分措辞Allegrophan 2009-10-14V1.2小改，更正、修改几个错漏之处。
添加一些说明性文字。
感谢群里的佳猪、梦姑娘等朋友的指正！Allegrophanw w w .p c b b b s .c o m目录一：Physical （Line/vias ）rule 物理特性（线宽和过孔）约束设置：.............41）“Set values”设置约束特征值....................................................................52）“Attach property ”绑定约束.....................................................................63）“Assignment table ”约束规则分配........................................................8二“Spacing rule”间距约束设置...........................................................................91）“Set values ”设置约束特征值................................................................92）“Attach property ”绑定约束.................................................................103）“Assignment table ”约束规则分配......................................................11三Constraint areas 区域约束设置......................................................................12四Allegro 中走线长度的设置............................................................................131）差分线等长设置......................................................................................132）一组Net 等长..........................................................................................163）XNet 等长................................................................................................17w w w .p c b b b s .c o m线宽、线距、区域的约束主要在“Constraints Sys ”中设置，点击“Setup/Constraints ”或点击图标打开“Constraints Sys ”窗口，如下：“Constraints Sys ”窗口分两个级别，第一级别有两类：Standard design rules 和Exte Extended nded design rules 。
allegero设置差分和等长
1,设置差分
要设置的选项包括
GATHER CONTROL 为include
TOLERANCE 为5mil
LINE SPACE MIN 为5mil
PRIMARY GAP 为7Mil PRIMARY WIDTH 为6.1mil NECK GAP 为5mil
2，设置等长
进入ACM ALLEGRO CONSTRAINT MAGANEMT
比如现在要将E_AD1和E_AD2设为等长组，我们先将这两个设为BUS1
首先，将E-AD1和E-AD2选中右键CREATE –BUS
建立BUS1后上面出现了BUS1
然后我们在BUS1下的点E-AD1 E-AD2 右键
这样就出现了一个BUS 和一个等长组MG2 ,
MG右键ANALYZE分析长度
在SCOPE 下设置GLOBAL
DELTA TOLERANCE 设置0mil
右键CHANGE 设置误差范围0mil –到50mil 这里误差范围设成50mil 就是表示大于或小于50mil范围是正确的。
然后右边选定一个目标值
设为目标值。
注意我们加入等长组后，我们分析后下面为变成引脚对的形式。
但是有时候会出现这种情况
有时候我们点分析后，后面不会出现长度报告
这个时候我们要将它们创建成PIN PAIR,比如U-AD0 UAD1 我们要CREATE PIN PAIR之后然后再加入到等长组里面即可。
我们可以在ALLEGRO中EDIT PROPERTITY .点NET
在右边加入BUS这个属性之后就可以在allegro constraint magager 中发现已加入了BUS 或者我们可以直接进入约束管理中加入BUS。
allegro设置差分线和等长的方法
一、设置差分线的方法方法一：1、Logic→Assign Differenttial Pair2、在弹出的对话框里选择需要添加的差分对，点击Add按钮，即可添加方法二：1、Setup→Constraints→Electrical2、选择Net，然后在Objects→Create→Differenttial Pair3、在弹出的对话框里选择需要添加的差分对，点击Create按钮，即可添加设置完差分线对后，需要设置其约束规则，方法如下：1、初始默认的有一个DEFAULT规则，右击DEFAUlT，选择Create→Physical CSet2、弹出一下对话框，在Physical CSet栏写上规则名称，建议根据差分线的阻抗描写，点击OK，这里已经写好，规则名称为：DIFF100，就可以看到多了一行PCS3、设立好规则后就可以在这项规则里设置线宽间距等参数了4、在Net一栏看到有已经设好的差分线，在Referenced physical C Set选项下选择刚刚设好的规则DIFF100*规则设置中各个项目的含义*Line Width（设置基本走线宽度）Min：最小线宽Max：最大线宽，写0相当于无限大Neck（neck模式，一般在间距很小的时候用到）Min Width：最小线宽Max Length：最大线长Differential Pair（差分线设置，单端线可不写）Min Line Spacing：差分对的最小线间距Primary Gap：差分对理想线间距Neck Gap：差分对最小允许线间距(+)T olerance：差分线允许的误差+(-)Tolerance：差分线允许的误差-Vias（过孔选择）BB Via Stagger（设置埋/盲孔的过孔间距）Min：最小间距Max：最大间距AllowPad-Pad Connect：/ Etch：/Ts：/示意图：二、设置等长1、进入规则设置页面Electrical→Net→Routing→Relative Propagation Delay2、选中需要设置等长的网络，右击，选择Create→Match Group3、更改组名称4、设置好后，会显示MGrp，如下图。
如何在Allegro16.3里设置Xnet并进行等长设置
14、意志坚强的人能把世界放在手中 像泥块 一样任 意揉捏 。2021年8月5日星期 四2021/8/52021/8/52021/8/5
15、最具挑战性的挑战莫过于提升自 我。。2021年8月2021/8/52021/8/52021/8/58/5/2021
16、业余生活要有意义，不要越轨。2021/8/52021/8/5August 5, 2021
Compare: Can it be true? 那可能是真的吗? It can’t be true. 那不可能是真的。
1. at any moment 在任何时候
Watch out! The teacher may appear at any moment. The boss is busy at the moment. wait a moment= wait a minute
猜
the exam.
测
I can be very happy if I get that job.
You must be joking!
可能性大
1. must表推测只能用于肯定句。 2. 如果要表示否定时，应用can’t。 3. 疑问句中，应用can。
It must be true. 那一定是真的。
1. How many tickets did the writer asked？ 2. Are there any tickets left in the office? 3. Did the writer bought any tickets? 4. When will the writer see the play?
17、一个人即使已登上顶峰，也仍要 自强不 息。2021/8/52021/8/52021/8/52021/8/5
Allegro设置差分线和等长地方法
一、设置差分线的方法方法一：1、Logic→Assign Differenttial Pair2、在弹出的对话框里选择需要添加的差分对，点击Add按钮，即可添加方法二：1、Setup→Constraints→Electrical2、选择Net，然后在Objects→Create→Differenttial Pair3、在弹出的对话框里选择需要添加的差分对，点击Create按钮，即可添加设置完差分线对后，需要设置其约束规则，方法如下：1、初始默认的有一个DEFAULT规则，右击DEFAUlT，选择Create→Physical CSet2、弹出一下对话框，在Physical CSet栏写上规则名称，建议根据差分线的阻抗描写，点击OK，这里已经写好，规则名称为：DIFF100，就可以看到多了一行PCS3、设立好规则后就可以在这项规则里设置线宽间距等参数了4、在Net一栏看到有已经设好的差分线，在Referenced physical C Set选项下选择刚刚设好的规则DIFF100*规则设置中各个项目的含义*Line Width（设置基本走线宽度）Min：最小线宽Max：最大线宽，写0相当于无限大Neck（neck模式，一般在间距很小的时候用到）Min Width：最小线宽Max Length：最大线长Differential Pair（差分线设置，单端线可不写）Min Line Spacing：差分对的最小线间距Primary Gap：差分对理想线间距Neck Gap：差分对最小允许线间距(+)Tolerance：差分线允许的误差+(-)Tolerance：差分线允许的误差-Vias（过孔选择）BB Via Stagger（设置埋/盲孔的过孔间距）Min：最小间距Max：最大间距AllowPad-Pad Connect：/Etch：/Ts：/示意图：二、设置等长1、进入规则设置页面Electrical→Net→Routing→Relative Propagation Delay2、选中需要设置等长的网络，右击，选择Create→Match Group3、更改组名称4、设置好后，会显示MGrp，如下图。
Allegro中走线等长设置进阶
Allegro中走线等长设置进阶————————————————————————————————作者：————————————————————————————————日期：在高速电路设计中,走线的等长显得越来越重要,因此设置等长这问题也就产生了,对于简单走线等长在以前文档中都有涉及这里不再复述了,下面内容将给大家介绍一下有关Xnet等长的设置问题, 如现在主板DDR, IDE 等部分设等长问题.注意: 以下设置方法不是公板方式,是我自己摸索的设置方法,所以大家不必效仿,仅供参考! 如果大家有任何其它或简单方法也请分享一下经验!在这之前首先介绍一下一个新个概念Xnet,见下图:我们把连续的几段由无源元件(如电阻,电容或电感)连接的net合称为一段Xnet.大家知道Allegro中有两个常用的走线长度设置,PROPAGATION_DELAY, RELATIVE_ PROPAGATION_DELAY 都只能针对同一Net设置,下面是一个具体案例:现在要求U1 到U2 的走线Net*A + Net*B等长, 误差为+/-20Mil,最简单的方式就是分别设置Net*A等长和Net*B等长,误差各为+/-10Mil, 这样是可以达到要求,不过会加大Layout工程师绕线的难度,因为可能Net*A部分空间比较大有足够的绕线空间,而Net*B部分没有空间绕线,所以就比较难达到要求.如果一种设置能把Net*A与Net*B相加,然后再做等长比对,这样就可以解决问题了, 好的就是Allegro都早为这些问题考虑过了,只要把Net*A 与Net*B设置为一个Xnet问题就解决一半了.下面内容将详细介绍怎样设置Xnet与Xnet等长.第一部分: Xnet设置(下面步骤可能有些简单,不过能达到效果)0, 需要Allegro Export版本或SPECCTRAQuest中设置, 还好大家有Cracked License天下无敌,什么版本都有J1, 开启Allegro Export或SPECCTRAQuest(以下省略,用Allegro简称这两个), Open需要设置Xnet的板子.2, 点击菜单Analyze>SI/EMI Sim>Model…(比正常方式设置Model简单了些)出来的建议定义DC net直接Yes 即可,然后出现下面的Model设置窗体:3, 直接在DevType Value/Refdes 中选择要设定Model 的器件或直接在板子上点选要设置Model的器件;4, 点选Create Model,建立该零件的Model,(如果已经有该零件的Model,并在前面定义,然后Find Model即可,这里主要介绍没有的情况)在出现对话框中选择Create ESpiceDevice model,点击OK5, 出现下面窗体:ModelName: 输入产生Model的名字Circuit type: 选择Type, 电阻,电感或电容Value: 值Single Pin: 各Pin的连接顺序, 中间为空格,这里要注意要看零件的pin的排列,1 2 3 4 5 6 7 8,就是: 1 和2 是一个电阻,其它同理所以如果就是普通电阻电容那就更简单了.Common Pin: 这里不用管它,空着就可以.上面都输入好了就点击OK,完成Model的建立.点击OK退出就可以发现连接该排阻的两边的Net 都有了个Xnet属性,如下图:这样就可以搞定Xnet,很简单吧!下面就开始等长设置吧!第二部分针对Xnet部分的等长设置设置好了Xnet后就可以在Allegro中设置该Xnet的等长了,有两种方法可以设置Xnet的等长.第一种, 使用Edit>Properties定义注意必须使用Pin Pair 才能定义Xnet等长RELATIVE_ PROPAGATION_DELAY= GroupX : G : U1.5 : U2.4 : 0 : 20在没有定义Xnet之前这样定义时会提示错误的其它的和前面的等长设置方法都一样.如果大家觉得这样设置有些麻烦的话,还有一招可以使用,见下面:第二种, Constraint Manager 设置1, 开启Constraint Manager, 点选菜单Setup>Electrical Constraint Spreadsheet或直接点击工具栏出现Constraint Manager 窗体:对于Constraint Manager 的一般使用方法这里不再做详细介绍, 如果用户对这部分不熟悉可以参考其它有关Constraint Manager 使用进行学习.2, 因为我们目的是要设置等长, 所以我们用Relative Propagation Delay这属性, 从左边控制栏中选择Net>Routing>Relative Propagation Delay,3, 在右边就会显示整块板子所有的Net或Xnet,4, 建立需要等长的Pin Pair, 右键点击需要建立Pin Pair 的Xnet选择起始Pin和结束Pin,注意:1, 这里没有先后顺序.2, 如果Pin Pair 的两个Pin Type全是Passive的话不能Creat, 所以这里还需要定义一下Pin的形态, 如:Out put, In put, Bidirectional等下面是介绍如何在Allegro中定义Pin type。
教你设置Allegro差分线
教你设置Allegro差分线1）pair 名称： Allegro菜单点击logic-->Assign differenTIal pair，在net filter 中选择所要设的net1,net2, 或直接在board file 中点选net,在Rule Name 中key 入pair 名称﹐点右下方的Add 后会自动增加到上方的Rule SelecTIon Area 中﹐可以点Modify或Delete 来修改或删除所设的pair. 2）设置差分线规则类型 给pair 定义一个net spacing type property(规则类型),如CLK-CLK：点Attach property, net...,注意find 窗口中选property 而非net,再点more...,从左边选取先前设的pair,如CK0R-CK0R,点apply﹐在弹出的对话框中点net_spacing_type﹐在右边的value 值中输入CLK-CLK。
3）设置差分线规则参数 set net spacing constrains values , 设定走线线距规则参数值：点constraints 窗口的spacing rule set 下的set values,在出现的对话框中右边空格输入CLK-CLK, 点add 增加到constraint set name 栏。
然后按guideline 设定各项spacing.¯ line to line 指的是此对pair 和其它线的间距。
注1：Length Tolerance indicates the amount of tolerance allowed between the total length or delay of the two nets. (两net 之间的误差范围) 注2：Primary Max Sep indicates the maximum edge to edge spacing between a differenTIal pair. (指该pair 本身的间距) 注3：Secondary Max Sep indicates an edge to edge spacing that is greater that。
allegro等长设置方法
前言Manager是一交互式平台，在Cadence PCB设计中它是基于对电子表格操作的 Constraints管理高速电气规则的工具，Constraints Manager可以让设计者定义、察看和验证规则并可以利用SigXplorer expert研究电路的拓扑结构和设置对应的约束条件并反馈到Constraints Manager中。
第1章 Constraints Manager界面第2章 Constraints Manager组成1.Object Type Folder：（1）ECSet：在这文件夹可看到你在板中设定的部分规则，如Signal Integrity、Timing、Max/Min Propagation Delays、Relative Propagation Delays等等。
（2）Net：在这文件夹可实现信号的约束条件的操作，如Signal Integrity、Timing、Max/Min Propagation Delays、Relative Propagation Delays、Bus、Pin Pair等。
2.Workbooks：展开Object Type Folder,其下的Workbooks主要有（1）Signal Integrity：信号完整性规则设定；（2）Timing：建立时间等设置；（3）Routing：布线约束规则设定，如阻抗、绝对长度、相对长度等。
3.Worksheet：展开Workbooks，其下都有相应的Worksheet，如Routing下有：Impedance、Max/Min Propagation Delays、Relative Propagation Delays等。
其上三者关系如下：4.Worksheet中Object的层次SystemDesignBus、Diff pairNet、XnetMatch GroupPin pair从上往下优先级递减，即System级别最高，Pin pair级别最低第3章 Constraints Manager常用命令1.Import/Export：规则的导入/导出2.Analysis Modes：分析内容的选择开关3.Select/Deselect：选中/取消选中Bus、Net、Pin pair等4.Expand/Collapse：展开/闭合选中的内容（Bus、Net、Pin pair等）5.Bus Membership：添加Net、Xnet到已有的Bus中6.Match Group Membership：追加Pin pair、Net、Xnet到已有的Match group名中7.Electrical Cset reference：给Bus、Pin pair、Net、Xnet等附上已设定好的规则8.SigXplorer：进入SigXplorer expert界面，研究拓扑结构及定义约束规则第4章 使用Constraints Manager必须注意的几个概念1.Pin pair指一对有逻辑连接关系的管脚，通常是驱动与接收间的连接。
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一、设置差分线的方法
方法一：
1、Logic→Assign Differenttial Pair
2、在弹出的对话框里选择需要添加的差分对，点击Add按钮，即可添加
方法二：
1、Setup→Constraints→Electrical
2、选择Net，然后在Objects→Create→Differenttial Pair
3、在弹出的对话框里选择需要添加的差分对，点击Create按钮，即可添加
设置完差分线对后，需要设置其约束规则，方法如下：
1、初始默认的有一个DEFAULT规则，右击DEFAUlT，选择Create→Physical CSet
2、弹出一下对话框，在Physical CSet栏写上规则名称，建议根据差分线的阻抗描写，点击OK，这里已经写好，规则名称为：DIFF100，就可以看到多了一行PCS
3、设立好规则后就可以在这项规则里设置线宽间距等参数了
4、在Net一栏看到有已经设好的差分线，在Referenced physical C Set选项下选择刚刚设好的规则DIFF100
*规则设置中各个项目的含义*
Line Width（设置基本走线宽度）
Min：最小线宽
Max：最大线宽，写0相当于无限大
Neck（neck模式，一般在间距很小的时候用到）Min Width：最小线宽
Max Length：最大线长
Differential Pair（差分线设置，单端线可不写）Min Line Spacing：差分对的最小线间距Primary Gap：差分对理想线间距
Neck Gap：差分对最小允许线间距
(+)T olerance：差分线允许的误差+
(-)Tolerance：差分线允许的误差-
Vias（过孔选择）
BB Via Stagger（设置埋/盲孔的过孔间距）Min：最小间距
Max：最大间距
Allow
Pad-Pad Connect：/
Etch：/
Ts：/
示意图：
二、设置等长
1、进入规则设置页面
Electrical→Net→Routing→Relative Propagation Delay
2、选中需要设置等长的网络，右击，选择Create→Match Group
3、更改组名称
4、设置好后，会显示MGrp，如下图。
这样等长的线组就设好了，接下来是设置等长的约束规则
5、在Delta:T olerance一栏设置好长度误差围
6、默认的是以时间和百分比为单位，我们改成长度单位，如下图
7、然后设置一个网络为目标网络，在网络Delta:Tolerance 栏处右键选择Set as target，如下图
8、最后打开检查模式，在Analyze菜单选择Analysis Modes，弹出以下对话框，打开Relative propagation delay
三、过电阻等长设置如下图这种等长：
1、首先要创建电阻模型，点击工具栏的Signal Model按钮
2、找到电阻，点击R0402_4_R0402_0 0,所有这种模型的电阻都高亮了
3、选中一个电阻，选择Create Model
4、进入下一步，默认，点击OK
5、进入下一步，默认，点击OK（注意：Value值不能为0）
6、依次把需要建立模型的电阻设好
7、这里可以看到我们刚刚设置好的XNet
8、选中网络，右击，Create→Pin Pair，创建Pin Pair
9、选择两个端点，点击OK，这样就添加好了。
10、依次创建其他XNet的Pin Pair
11、选择这些Pin Pair，右键创建Match Group
12、最后，设置等长规则及目标网络。