实验五数据选择器及应用
实验五 全加器的设计及应用
实验五 全加器的设计及应用一、实验目的（1）进一步加深组和电路的设计方法。
（2）会用真值表设计半加器和全加器电路，验证其逻辑功能。
（3）掌握用数据选择器和译码器设计全加器的方法。
二、预习要求（1）根据表5-1利用与非门设计半加器电路。
（2）根据表5-2利用异或门及与非门设计全加器电路。
三、实验器材（1）实验仪器：数字电路实验箱、万用表； （2）实验器件：74LS04、74LS08、74LS20、74LS32、74LS86、74LS138、74LS153；四、实验原理1.半加器及全加器电子数字计算机最基本的任务之一就是进行算术运算，在机器中的四则运算——加、减、乘、除都是分解成加法运算进行的，因此加法器便成了计算机中最基本的运算单元。
（1）半加器只考虑了两个加数本身，而没有考虑由低位来的进位（或者把低位来的进位看成0），称为半加，完成半加功能的电路为半加器。
框图如图5-1所示。
一位半加器的真值表如表5-1所示。
表5-1 半加器真值表i A i B i C i S i C 0 0 0 0 1 0 1 0 0 1 1 00 0 1 0 1 0 0 01位半加器S C i A i B i 和数向高位进位加数被加数图5-1 半加器框图由真值表写逻辑表达式：⎩⎨⎧=⊕=+=i i i ii i i i i i B A C B A B A B A S '' 画出逻辑图，如图5-2所示：（a ）逻辑图 （b ）逻辑符号 图5-2 半加器（2）全加器能进行加数、被加数和低位来的进位信号相加，称为全加，完成全加功能的电路为全加器。
根据求和结果给出该位的进位信号。
即一位全加器有3个输入端：i A （被加数）、i B （加数）、1-i C （低位向本位的进位）；2个输出端：i S （和数）、i C （向高位的进位）。
下面给出了用基本门电路实现全加器的设计过程。
1）列出真值表，如表5-2所示。
表5-2 全加器真值表从表5-2中看出，全加器中包含着半加器，当01=-i C 时，不考虑低位来的进位，就是半加器。
实验五 译码器和数据选择器的使用
实验五：译码器和数据选择器的使用1．实验目的1) 熟悉数据分配器和译码器的工作原理与逻辑功能。
2) 掌握数据分配器和译码器的使用2．理论准备1) 具有译码功能的逻辑电路称为译码器。
译码即编码的逆过程，将具有特定意义的二进制码进行辨别，并转换成控制信号。
按用途来分，译码器大体上有以下3类：（1）变量译码器；（2）码制变换译码器；（3）显示译码器。
2) 数据选择器又称多路开关，它是以“与或非”门或以“与或”门为主体的组合电路。
它在选择控制信号的作用下，能从多个输入数据中选择某一个数据作为输出。
常见的数据选择器有以下5种：（4）4位2通道选1数据选择器；（5）4通道选1数据选择器；（6）无“使能”端双4通道选1数据选择器；（7）具有“使能”端的互补输出地单8选1数据选择器。
3．实验内容1) 3线-8线译码器(74138)的功能测试2) 用3-8译码器设计一位全减器3) 用双4选1数据选择器(74153)设计一位全减器提示说明：①用译码器设计组合逻辑电路设计原理；②利用译码器产生输入变量的所有最小项，再利用输出端附加门实现最小项之和；③双4选1数据选择器：在控制信号的作用下，从多通道数据输入端中选择某一通道的数据输出Y=[D0(A1’A0’)+D1(A1’A0)+D2(A1A0’)+D3(A1A0)].S。
4．设计过程1）用3-8译码器设计一位全减器。
（1）分析设计要求，列出真值表。
如表一。
表一3-8译码器设计一位全减器真值表（2）根据真值表，写出逻辑函数表达式。
Y0’=(C’B’A’)’ Y4’=(CB’A’)’Y1’=(C’B’A)’ Y5’=(CB’A)’Y2’=(C’BA’)’ Y6’=(CBA’)’Y3’=(C’BA)’Y7’=(CBA)’表二3-8译码器设计一位全减器逻辑抽象真值表（4）根据真值表得到逻辑表达式。
r=a’b’c+a’bc’+ab’c’+abcs=a’b’c+a’bc’+a’bc+abc（5）根据38线译码器的逻辑表达式和4式所得结果进行分析，最后确定实现电路。
数据选择器及应用
图2–4–2用两个4选1数据选择器实现一位全加器
（2）变并行码为串行码电路
将并行码送至数据选择器的信号输入端， 使数据选择器的控制信号按一定的编码顺 序依次变化，即可获得串行码输出。
实验参考电路： 实验参考电路：
4选1数据选择器扩展成8选1数据选择器的 数据选择器扩展成8 电路
实验预习要求： 实验预习要求：
•图2–4–4脉冲序列
实验报告要求 ：
（1）每个实验任务都要写出设计过程，画 每个实验任务都要写出设计过程， 出逻辑电路图。 出逻辑电路图。 写出实验步骤和测试方法。 （2）写出实验步骤和测试方法。 附有实验记录， （3）附有实验记录，并对结果进行分析讨 论。
实验思考题： 实验思考题：
（1）如何利用数据选择器的选通和选择输 入的灵活连接， 数据选择器扩展为8 入的灵活连接，将4选1数据选择器扩展为8 数据选择器或16选 数据选择器。 选1数据选择器或16选1数据选择器。 （2）数据选择器还可用作产生一个固定的 脉冲序列，请设计一个能产生如下图2 脉冲序列，请设计一个能产生如下图2–4–4 所示的脉冲序列。 所示的脉冲序列。
ST1 ( ST2 )
1 ０ ０ ０ ０
A1
× ０ ０ １ 1
A0
× 0 1 ０ 1
Y1
0 D10 D11 D12 D13
（Y2）
( 0) (D20) (D21) (D22) (D23)
由上表所示，可以写出函数表达式：
其中D 其中 D0~D3 为 4 路数据输入端 。 A1A0 为输入地 路数据输入端。 址代码，可组成四种状态：“00” 址代码，可组成四种状态：“00”，“01”，“10”， 01” 10” “ 11” ， 依次对应选择 D0 ， D1 ， D2 ， 和 D3 。 为选 11” 依次对应选择D 通输入端或称使能端， 通输入端或称使能端 ， 它的作用是控制数据选择器 处于“工作” 处于“工作”或“禁止”的状态，低电平有效。Y为 禁止”的状态，低电平有效。 选择输出端。 选择输出端 。 数据选择器的应用非常广泛：利用选 通输入端进行选择对象数量的扩展；实现逻辑函数； 变并行码为串行码电路(并入串出) 变并行码为串行码电路(并入串出)等。
数据选择器及应用
数据选择器及应用一、实验目的1、掌握中规模集成数据选择器的逻辑功能及使用方法2、学习用数据选择器构成组合逻辑电路的法二、原理说明数据选择器又叫“多路开关”，在地址码（或叫选择控制）电位的控制下，从几个数据输入中选择一个并将其送到一个公共的输出端，其功能类似一个多掷开关，如图8-2-3-1所示。
图中有四路数据D0～D3，通过选择控制信号A1、A0（地址码）从四路数据中选中某一路数据送至输出端Q。
数据选择器是目前逻辑设计中应用较为广泛的组合逻辑部件，常见电路有2选1、4选1、8选1、16选1等。
1、八选一数据选择器74LS15174LS151为互补输出的8选1数据选择器，引脚排列如图8-2-3－2，功能如表8-2-3－1。
选择控制端（地址端）为A2～A0，按二进制译码，从8个输入数据D0～D7中，选择一个需要的数据送到输出端Q，为使能端，低电平有效。
图8-2-3－1 4选1数据选择器示意图图8-2-3－2 74LS151引脚排列表8-2-31 74LS151功能表输入输出A2 A1 A0 Q1 × × × 0 10 0 0 0 D00 0 0 1 D10 0 1 0 D20 0 1 1 D30 1 0 0 D40 1 0 1 D50 1 1 0 D60 1 1 1 D71.使能端＝1时，不论A2～A0状态如何，均无输出（Q＝0，＝1）多路开关被禁止。
1.使能端＝0时，多路开关正常工作，根据地址码A2、A1、A0的状态选择D0～D7中某一个通道的数据输送到输出端Q。
如：A2A1A0＝000，则选择D0数据到输出端，即Q＝D0。
如：A2A1A0＝001，则选择D1数据到输出端,即Q＝D1，其余类推。
2、双四选一数据选择器74LS153所谓双4选1数据选择器就是在一块集成芯片上有两个4选1数据选择器。
引脚排列如图8-2-3－3，功能如表8-2-3－2。
、为两个独立的使能端；A1、A0为公用的地址输入端；1D0～1D3和2D0～2D3分别为两个4选1数据选择器的数据输入端；Q1、Q2为两个输出端。
实验5 数据选择器逻辑功能测试及应用
实验五数据选择器逻辑功能测试及应用一、实验目的：1、掌握集成数据选择器的逻辑功能及使用方法；2、学会用数据选择器实现组合逻辑电路的方法。
二、实验原理：数据选择器的芯片种类很多，常用的2选1、4选1、8选1、16选1、32选1等。
本实验使用的是8选1 数据选择器74LS151。
用数据选择器实现逻辑函数表达式有两种常用的方法：数据选择器又叫“多路开关”。
数据选择器在地址控制端（或叫选择控制）的控制下，从多个数据输入通道中选择其中一通道的数据传输至输出端。
工作条件：G’=0 Array（数据选择器74LS151引脚排列）三、实验仪器及器材：实验仪器设备：D2H+型数字电路实验箱集成块：74LS151 74LS153 74LS04四、实验内容与步骤：（写出用数据选择器实现逻辑函数设计过程、画出接线图）1、测试数据选择器74LS151的逻辑功能：X0－X7为数据输入端A、B、C地址输入端Y：数据输出端E’＝0时，74LS151工作；E’＝1时，74LS151不工作真值表为：2、用数据选择器74LS151实现逻辑函数：Y ＝0D ()C B A ＋1D ()C B A ＋2D ()C B A ＋3D ()BC A6D ()C AB ＋7D ()ABC要有 ：Y=B A ＋C A ＋C B则要：0D ＝1D ＝7D =0 2D ＝3D ＝4D ＝5D ＝6D ＝13、用数据选择器74LS153实现逻辑函数：Y ＝0D ()B A ＋1D ()B A ＋2D ()B A ＋3D ()AB要使： 既有：0D ＝3D ＝01D ＝2D ＝1五、实验收获、体会：1.实验中要求掌握74LS151，74LS153的性能和工作条件；2.要会用数据选择器来实现函数功能；。
数电 实验四 数据选择器及其应用 实验报告
数电实验四数据选择器及其应用实验报告一、实验目的1. 了解数据选择器的原理和设计方法；2. 学会使用74LS138和74LS151等多位数据选择器；3. 掌握数据选择器在逻辑电路中的应用。
二、实验器材和器件1. 万用表2. 示波器3. 计算机、PSpice、Multisim4. 实验电路板、电路图5. TTL集成电路：74LS138、74LS151三、实验原理数据选择器(Data Selector)是用于在多个数据中选择一个或者少数几个数据的组合逻辑电路，也叫做多路选择器(Multiplexer)。
数据选择器可用于控制信号的选择，实现对信号进行分时复用、多路数据选通等功能。
常见的数据选择器有8选1、16选1等。
常用的数据选择器有两种类型：1.位选型数据选择器2.数据选型数据选择器1. 位选型数据选择器位选型数据选择器是指选中或分配单元的控制时使用二进制码，用来控制选通信号的输入。
2. 数据选型数据选择器数据选型数据选择器是由一个或多个数据信号为输入，它们与二进制控制信号一起给出n个数据信号的任意线性组合输出，通过对选择信号的控制，能够把其中的一路信号送到输出端。
例如，74LS151是一种8选1数据选择器(DMUX)，它有8个输入端和1个输出端，还有3个控制端。
其中，控制端包括1个使能端(ENABLE)和2个选择端(A、B)。
输入端用来输入8个数据信号，而输出端则输出选择信号。
控制端用来输入控制信号，用来选择哪个输入端的数据信号送到输出端。
对于74LS151，控制信号的值决定了从哪个输入信号读取数据。
A B EN Y0 0 1 I00 1 1 I11 0 1 I21 1 1 I30 0 0 Z对于74LS138，3个控制信号的值决定了哪个输入信号将被传输到输出端口。
当输出选通(ENABLE=1)时，选通输出的某一输入的高电平(或低电平)基本上与输入选通指定的控制端台，关心。
实验4.2：8位数字式LED显示器应用通过构建逻辑电路，使用74LS151实现8位数码管的控制。
数据选择器和译码器实验报告
竭诚为您提供优质文档/双击可除数据选择器和译码器实验报告篇一：实验二译码器与数据选择器的功能测试及应用(实验报告)实验2译码器与数据选择器的功能测试及应用一.实验目的与要求（5分）1.掌握中规模集成译码器与数据选择器的逻辑功能和使用方法；2.学习用集成译码器与数据选择器构成组合逻辑电路的方法。
三、实验原理与内容（20分）1.译码器（1）译码与译码器的概念译码是编码的反过程，是将给定的二进制代码翻译成编码时赋予的原意，实现译码功能的电路称为译码器。
（2）译码器分类译码器分为通用译码器（包括二进制、二─十进制译码器）与显示译码器（包括TTL共阴显示译码器、TTL共阳显示译码器等）两大类。
（3）利用译码器实现组合逻辑函数二进制、二─十进制译码器的输出端的逻辑式是以输入变量最小项(取反)的形式，故这种译码器也叫最小项译码器，利用最小项译码器可以实现简单的组合逻辑电路。
2.数据选择器（1)数据选择器概念与功能数据选择器可以实现从多路数据传输中选择任何一路信号输出，选择的控制由地址码决定。
数据选择器可以完成很多的逻辑功能，例如函数发生器、并串转换器、波形产生器等。
（2）用数据选择器实现组合逻辑函数选择器输出为标准与或式，含地址变量的全部最小项。
例如四选一数据选择器输出如下：Y=A1A0D3+A1A0D2+A1A0D1+A1A0D0而任何组合逻辑函数都可以表示成为以上的表示形式，故可用数据选择器实现。
四．实验步骤与记录（30分）1.译码器74Ls139功能测试测试译码器74Ls139中任意一组2-4线译码器的功能，其中译码器的输入端s、A1、A0接拨码开关输出口，输出Y0~Y3接发光管。
改变拨码开关开关的状态，观察输出，写出Y0~Y3的输出。
实验电路图如下：（请同学们完善，要求用铅笔做图)2.用译码器实现逻辑函数F=Abc+Abc。
用拨码开关开关输入信号A、b、c，发光二极管观察输出F。
实验电路图如下：（请同学们完善，要求用铅笔做图)3.用8选1数据选择器74Ls151实现函数F=Abc+Abc+Abc+Abc，用拨码开关开关输入信号A、b、c，发光二极管观察输出F。
[说明]数电数据选择器
![[说明]数电数据选择器](https://img.taocdn.com/s3/m/d3b61ced760bf78a6529647d27284b73f24236f9.png)
数据选择器一．实验目的1．熟悉中规模集成数据选择器的逻辑功能及测试方法。
2．学习用集成数据选择器进行逻辑设计。
二．实验原理数据选择器是常用的组合逻辑部件之一。
它由组合逻辑电路对数字信号进行控制来完成较复杂的逻辑功能。
它有若干个数据输入端0D 、1D 、…，若干个控制输入端0A 、1A 、…和一个输出端O Y 。
在控制输入端加上适当的信号，即可从多个输入数据源中将所需的数据信号选择出来，送到输出端。
使用时也可以在控制输入端上加上一组二进制编码程序的信号，使电路按要求输出一串信号，所以它也是一种可编程的逻辑部件。
中规模集成芯片74LS153为双四选一数据选择器，引脚排列如图7—1所示，其中0D ，1D ，2D ，3D 为四个数据输入端，Y 为输出端，0A ，1A 为控制输入端（或称地址端）同时控制两个四选一数据选择器的工作，G 为工作状态选择端（或称使能端）。
74LS153的逻辑功能如表7—1所示，当1)2(1==G G 时电路不工作，此时无论1A 、0A 处于什么状态，输出Y 总为零，即禁止所有数据输出，当0)2(1==G G 时，电路正常工作，被选择的数据送到输出端，如0101=A A ，则选中数据1D 输出。
图7—1 图7—2当G =0时，74LS153的逻辑表达式为31020__1101__00__1__D A A D A A D A A D A A Y +++=中规模集成芯片74LS151为八选一数据选择器，引脚排列如图7—2所示。
其中D 0—D 7为数据输入端，)(Y Y 为输出端，2A 、1A 、0A 为地址端，74LS151的逻辑功能如表7—2所示。
逻辑表达式为 701260__12501__240__1__23102__20__12__101__2__00__1__2__D A A A D A A A D A A A D A A A D A A A D A A A D A A A D A A A Y +++++++=数据选择器是一种通用性很强的中规模集成电路，除了能传递数据外，还可用它设计成数码比较器，变并行码为串行码及组成函数发生器。
译码器和数据选择器
实验四 译码器及其应用一、实验目的1.掌握中规模集成译码器的逻辑功能和使用方法2.熟悉数码管的使用二、实验原理译码器是一个多输入、多输出的组合逻辑电路。
它的作用是把给定的代码进行“翻译”，变成相应的状态，使输出通道中相应的一路有信号输出。
译码器可分为通用译码器和显示译码器两类。
前者又分为变量译码器和代码变换译码器。
1.变量译码器（又称二进制译码器），用以表示输入变量的状态，如2线－4线、3线－8线和4线－16线译码器。
若有n 个输入变量，则有2n 个不同的组合状态，就有2n 个输出端供其使用。
而每一个输出所代表的函数对应于n 个输入变量的最小项。
以3线－8线译码器74LS138为例进行分析，图4－1(a)、(b)分别为其逻辑图及引脚罗列。
其中 A 2 、A 1 、A 0为地址输入端，0Y ～7Y 为译码输出端，S 1、2S 、3S 为使能端。
(a) (b)图4－1 3－8线译码器74LS138逻辑图及引脚罗列表4－1为74LS138功能表当S 1＝1，2S ＋3S ＝0时，器件使能，地址码所指定的输出端有信号（为0）输出，其它所有输出端均无信号（全为1）输出。
当S 1＝0，2S ＋3S ＝X 时，或者 S 1＝X，2S ＋3S＝1时，译码器被禁止，所有输出同时为1。
表4－1输 入输 出S 1 2S +3S A 2A 1 A 0 0Y1Y2Y3Y 4Y5Y6Y 7Y1 0 0 0 0 0 1 1 1 1 1 1 1 1 0 0 0 1 1 0 1 1 1 1 1 1 1 0 0 1 0 1 1 0 1 1 1 1 1 1 0 0 1 1 1 1 1 0 1 1 1 1 1 0 1 0 0 1 1 1 1 0 1 1 1 1 0 1 0 1 1 1 1 1 1 0 1 1 1 0 1 1 0 1 1 1 1 1 1 0 1 1 0 1 1 1 1 1 1 1 1 1 1 0 0 × × × × 1 1 1 1 1 1 1 1 × 1×××11111111二进制译码器实际上也是负脉冲输出的脉冲分配器。
实验二 数据选择器及其应用
实验二数据选择器及其应用一、实验原理数据选择器又叫“多路开关”。
数据选择器在地址码（或叫选择控制）电位控制下，从几个数据输入中选择一个并将其送到一个公共的输出端。
数据选择器又叫“多路开关”。
数据选择器在地址码（或叫选择控制）电位的控制下，从几个数据输入中选择一个并将其送到一个公共的输出端。
数据选择器的功能类似一个多掷开关，如图4－1所示，图中有四路数据D0～D3，通过选择控制信号A1、A0（地址码）从四路数据中选中某一路数据送至输出端Q。
图4－1 4选1数据选择器示意图图4－2 74LS151引脚排列数据选择器为目前逻辑设计中应用十分广泛的逻辑部件，它有2选1、4选1、8选1、16选1等类别。
数据选择器的电路结构一般由与或门阵列组成，也有用传输门开关和门电路混合而成的。
二、实验目的1、掌握中规模集成数据选择器的逻辑功能及使用方法；2、学习用数据选择器构成组合逻辑电路的方法。
三、实验设备与器件1、+5V直流电源2、逻辑电平开关3、逻辑电平显示器4、74LS151(或CC4512)74LS153(或CC4539)四、实验内容1、测试数据选择器74LS151的逻辑功能。
接图4－7接线，地址端A2、A1、A0、数据端D0～D7、使能端S接逻辑开关，输出端Q接逻辑电平显示器，按74LS151功能表逐项进行测试，记录测试结果。
图4－7 74LS151逻辑功能测试2、测试74LS153的逻辑功能。
测试方法及步骤同上，记录之。
逻辑功能见下表：3、用8选1数据选择器74LS151设计三输入多数表决电路。
1）写出设计过程有三个人进行表决，当其中任意两个人赞同时，输出为真，否则输出为假。
真值表如下:2）画出接线图4、用8选1数据选择器实现逻辑函数。
用8选1数据选择器74LS151实现函数 B A B A F += （1）列出函数F 的功能表如表4-4所示。
（2）将A 、B 加到地址端A1、A0，而A2接地，由表5－4可见，将D1、D2接“1”及D0、D3接地，其余数据输入端D4～D7都接地,则8选1数据选择器的输出Q ，便实现了函数 A B B A F +=显然，当函数输入变量数小于数据选择器的地址端（A ）时，应将不用的地址端及不用的数据输入端（D ）都接地。
实验五全加器的设计及应用
实验五全加器的设计及应用一、实验目的（1）进一步加深组和电路的设计方式。
（2）会用真值表设计半加器和全加器电路，验证其逻辑功能。
（3）把握用数据选择器和译码器设计全加器的方式。
二、预习要求（1）依照表5-1利用与非门设计半加器电路。
（2）依照表5-2利用异或门及与非门设计全加器电路。
三、实验器材（1）实验仪器：数字电路实验箱、万用表；（2）实验器件：74LS04、74LS0八、74LS20、74LS3二、74LS8六、74LS13八、74LS153；四、实验原理1.半加器及全加器电子数字运算机最大体的任务之一确实是进行算术运算，在机械中的四那么运算——加、减、乘、除都是分解成加法运算进行的，因此加法器便成了运算机中最大体的运算单元。
（1）半加器只考虑了两个加数本身，而没有考虑由低位来的进位（或把低位来的进位看成0），称为半加，完成半加功能的电路为半加器。
框图如图5-1所示。
一名半加器的真值表如表5-1所示。
表5-1半加器真值表1位半加器S C i A i Bi 和数向高位进位加数被加数图5-1 半加器框图由真值表写逻辑表达式：⎩⎨⎧=⊕=+=i i i ii i i i i i B A C B A B A B A S '' 画出逻辑图，如图5-2所示：（a ）逻辑图 （b ）逻辑符号 图5-2 半加器（2）全加器能进行加数、被加数和低位来的进位信号相加，称为全加，完成全加功能的电路为全加器。
依照求和结果给出该位的进位信号。
即一名全加器有3个输入端：i A （被加数）、i B （加数）、1-i C （低位向本位的进位）；2个输出端：i S （和数）、i C （向高位的进位）。
下面给出了用大体门电路实现全加器的设计进程。
1）列出真值表，如表5-2所示。
表5-2 全加器真值表从表5-2中看出，全加器中包括着半加器，当01=-i C 时，不考虑低位来的进位，确实是半加器。
而在全加器中1-i C 是个变量，其值可为0或1。
芯片资料2-译码器和数据选择器
实验四译码器及其应用一、实验目的1.掌握中规模集成译码器的逻辑功能和使用方法2.熟悉数码管的使用二、实验原理译码器是一个多输入、多输出的组合逻辑电路。
它的作用是把给定的代码进行“翻译”，变成相应的状态，使输出通道中相应的一路有信号输出。
译码器可分为通用译码器和显示译码器两类。
前者又分为变量译码器和代码变换译码器。
1.变量译码器（又称二进制译码器），用以表示输入变量的状态，如2线－4线、3线－8线和4线－16线译码器。
若有n个输入变量，则有2n个不同的组合状态，就有2n个输出端供其使用。
而每一个输出所代表的函数对应于n个输入变量的最小项。
以3线－8线译码器74LS138为例进行分析，图4－1(a)、(b)分别为其逻辑图及引脚排列。
其中 A2、A1、A0为地址输入端，0Y～7Y为译码输出端，S1、2S、3S为使能端。
(a) (b)图4－1 3－8线译码器74LS138逻辑图及引脚排列表4－1为74LS138功能表当S1＝1，2S＋3S＝0时，器件使能，地址码所指定的输出端有信号（为0）输出，其它所有输出端均无信号（全为1）输出。
当S1＝0，2S＋3S＝X时，或 S1＝X，2S＋3S＝1时，译码器被禁止，所有输出同时为1。
表4－1输 入输 出S 1 2S +3S A 2A 1 A 0 0Y 1Y2Y 3Y 4Y5Y6Y 7Y1 0 0 0 0 0 1 1 1 1 1 1 1 1 0 0 0 1 1 0 1 1 1 1 1 1 1 0 0 1 0 1 1 0 1 1 1 1 1 1 0 0 1 1 1 1 1 0 1 1 1 1 1 0 1 0 0 1 1 1 1 0 1 1 1 1 0 1 0 1 1 1 1 1 1 0 1 1 1 0 1 1 0 1 1 1 1 1 1 0 1 1 0 1 1 1 1 1 1 1 1 1 1 0 0 × × × × 1 1 1 1 1 1 1 1 × 1×××11111111二进制译码器实际上也是负脉冲输出的脉冲分配器。
实验五 译码器和数据选择器的使用
实验五：译码器和数据选择器的使用1．实验目的1) 熟悉数据分配器和译码器的工作原理与逻辑功能。
2) 掌握数据分配器和译码器的使用2．理论准备1) 具有译码功能的逻辑电路称为译码器。
译码即编码的逆过程，将具有特定意义的二进制码进行辨别，并转换成控制信号。
按用途来分，译码器大体上有以下3类：（1）变量译码器；（2）码制变换译码器；（3）显示译码器。
2) 数据选择器又称多路开关，它是以“与或非”门或以“与或”门为主体的组合电路。
它在选择控制信号的作用下，能从多个输入数据中选择某一个数据作为输出。
常见的数据选择器有以下5种：（4）4位2通道选1数据选择器；（5）4通道选1数据选择器；（6）无“使能”端双4通道选1数据选择器；（7）具有“使能”端的互补输出地单8选1数据选择器。
3．实验内容1) 3线-8线译码器(74138)的功能测试2) 用3-8译码器设计一位全减器3) 用双4选1数据选择器(74153)设计一位全减器提示说明：①用译码器设计组合逻辑电路设计原理；②利用译码器产生输入变量的所有最小项，再利用输出端附加门实现最小项之和；③双4选1数据选择器：在控制信号的作用下，从多通道数据输入端中选择某一通道的数据输出Y=[D0(A1’A0’)+D1(A1’A0)+D2(A1A0’)+D3(A1A0)].S。
4．设计过程1）用3-8译码器设计一位全减器。
（1）分析设计要求，列出真值表。
如表一。
输入输出G1 G2A+G2B C B A Y0YY1 Y2 Y3 Y4 Y5 Y60 x x x x 1 1 1 1 1 1 1 1 x 1 x x x 1 1 1 1 1 1 1 1 1 0 0 0 0 0 1 1 1 1 1 1 11 0 0 0 1 1 0 1 1 1 1 1 11 0 0 1 0 1 1 0 1 1 1 1 11 0 0 1 1 1 1 1 0 1 1 1 11 0 1 0 0 1 1 1 1 0 1 1 11 0 1 0 1 1 1 1 1 1 0 1 11 0 1 1 0 1 1 1 1 1 1 0 11 0 1 1 1 1 1 1 1 1 1 1 0表一3-8译码器设计一位全减器真值表（2）根据真值表，写出逻辑函数表达式。
《数字电路》译码器和数据选择器实验
《数字电路》译码器和数据选择器实验一、实验目的1、熟悉集成译码器。
2、了解集成译码器应用。
二、实验原理译码器是将给定代码译成相应状态的电路。
双2-4线集成变量译码器74LS139如图10-1所示。
每个2-4线译码器有两个输入端（A、B）和四个输出端（Y、Y 1、Y2、Y3）。
两个输入端可以输入四种数码，即00、01、10、11，对应的四种输出状态是0111、1011、1101、1110。
G为使能端，当G=0时，译码器能正常工作，当G=1时，不能工作，输出端全部为高电平（即“1”）。
数据选择器有多个输入，一个输出。
其功能类似单刀多掷开关，故又称多路开关（MUX）。
在控制端的作用下可从多路并行数据中选择一路送输出端。
双4选1数据选择器74LS153如图10-2所示。
以其中的一个数据选择器为例，C 0、C1、C2、C3为输入端，可同时输入四种不同的数据（信号），Y为被选中的数据的输出端，G为使能端（低电平时工作），A、B为选择控制端。
设四个输入端的输入信号分别为C0、C1、C2、C3则其功能如表10-1所示。
表10-1 74LS153功能表三、实验仪器及材料1、双踪示波器2、器件74LS139 双2—4线译码器 1片74LS153 双4选1数据器 1片74LS00 二输入端四与非门 1片四、实验预习要求1、复习有关译码器和数据选择器的原理。
2、根据实验任务，画出所需的实验线路及记录表格。
五、实验内容及步骤1、译码器功能测试将74LS139译码器按图10-1，接线，按表10-2输入电平分别置位，填写输出状态表图10-1 74LS139译码器表10-22、译码器转换将双2—4线译码器转换为3—8线译码器。
（1）画出转换电路图。
（2）在实验仪上接线并验证设计是否正确。
（3）设计并填写该3—8线译码器功能表，画出输入、输出波形。
3、数据选择器的测试及应用将双4选1数据选择器74LS153参照图10-2接线，测试其功能并填写功能表。
实验五全加器的设计及应用
实验五全加器的设计及应用Document number【SA80SAB-SAA9SYT-SAATC-SA6UT-SA18】实验五全加器的设计及应用一、实验目的（1）进一步加深组和电路的设计方法。
（2）会用真值表设计半加器和全加器电路，验证其逻辑功能。
（3）掌握用数据选择器和译码器设计全加器的方法。
二、预习要求（1）根据表5-1利用与非门设计半加器电路。
（2）根据表5-2利用异或门及与非门设计全加器电路。
三、实验器材（1）实验仪器：数字电路实验箱、万用表；（2）实验器件：74LS04、74LS08、74LS20、74LS32、74LS86、74LS138、74LS153；四、实验原理1.半加器及全加器电子数字计算机最基本的任务之一就是进行算术运算，在机器中的四则运算——加、减、乘、除都是分解成加法运算进行的，因此加法器便成了计算机中最基本的运算单元。
（1）半加器只考虑了两个加数本身，而没有考虑由低位来的进位（或者把低位来的进位看成0），称为半加，完成半加功能的电路为半加器。
框图如图5-1所示。
一位半加器的真值表如表5-1所示。
由真值表写逻辑表达式：画出逻辑图，如图5-2所示：（a）逻辑图（b）逻辑符号图5-2 半加器（2）全加器能进行加数、被加数和低位来的进位信号相加，称为全加，完成全加功能的电路为全加器。
根据求和结果给出该位的进位信号。
即一位全加器有3个输入端：i A （被加数）、i B （加数）、1-i C （低位向本位的进位）；2个输出端：i S （和数）、i C （向高位的进位）。
下面给出了用基本门电路实现全加器的设计过程。
1）列出真值表，如表5-2所示。
从表5-2中看出，全加器中包含着半加器，当01=-i C 时，不考虑低位来的进位，就是半加器。
而在全加器中1-i C 是个变量，其值可为0或1。
i S 、i C 的卡2）画出诺图，如图5-3所示。
（a ） i S （b ） i C图5-3 全加器的卡诺图3）由卡诺图写出逻辑表达式：如用代数法写表达式得：即：4）画出逻辑图，如图5-4（a ）所示；图5-4（b ）是全加器的逻辑符号。
实验三--数据选择器及其应用
实验三数据选择器及其应用一、实验目的（1）通过实验的方法学习数据选择器的电路结构和特点。
（2）掌握数据选择器的逻辑功能及其基本应用。
二、实验设备（1）数字电路实验箱（2） 74LS00、74LS153三、实验原理数据选择器（Multiplexer）又称为多路开关，是一种重要的组合逻辑部件，它可以实现从多路数据中选择任何一路数据输出，选择的控制由专门的端口编码决定，称为地址码，数据选择器可以完成很多的逻辑功能，例如函数发生器、桶形移位器、并串转换器、波形产生器等。
本次实验使用的是双四选一数据选择器。
常见的双四选一数据选择器为TTL双极型数字集成逻辑电路74LS153，它有两个4选1，外形为双列直插，引脚排列如图2.7.1所示，逻辑符号如图2.7.2所示。
其中D0、D1、D2、D3为数据输入端，A0、A1为数据选择器的控制端（地址码），同时控制两个选择器的数据输出，为工作状态控制端（使能端），74LS153的功能表见表2.7.1。
其中：图2.7.1 图2.7.2输入输出A1A01Q2Q 1X X000001D02D00011D12D10101D22D20111D32D3表 2.7.1（1）设计实验以A、B代表正、副指挥，C、D代表两名操作员，“1”代表通过，“0”代表没有通过。
F代表产生点火信号，“1”代表产生点火信号，“0”代表没有产生点火信号。
只有当A、B同时为“1”，且C和D中至少有一个为“1”时，输出F才为“1”，及连接在电路中的指示灯亮起，否则，指示灯不亮。
据此，画出真值表如图：A B C D F00000000100010000110010000101001100011101000010010101001011011000110111110111111画出卡诺图：AB CD 00 01 11 10 00 01 11 100 0 0 0 0 0 1 0 0 0 1 0 01降维：ABC 00 01 11 10 0 10 0 D 0 01再降维：A B0 10 10 0 0C+D因为D C D C D C •=+=+，所以可以用74LS00实现C 和D 的与，然后将C+D输入数据选择器，配合地址端的A 、B ，即可实现预设功能。
实验3-数据选择器功能测试及应用-实验报告
Guangxi University of Science and Technology实验报告实验课程：数字电子技术基础实验内容：数据选择器功能测试及应用院（系）：计算机科学与通信工程学院专业：通信工程班级：141班学生姓名：柏松学号：201400402037指导教师：段淑玉2016年6月29 日一、实验目的：1、进一步熟悉用实验来分析组合逻辑电路功能的方法。
2、了解数据选择器（多路开关MUX ）的逻辑功能及常用集成数选器。
3、了解组合逻辑电路由小规模集成电路设计和由中规模集成电路设计的不同特点。
二、实验原理：本实验使用的集成数据选择器74LS151为8选1数据选择器，数据选择端3个地址输入A 2A 1A 0用于选择8个数据输入通道D 7～D 0中对应下标的一个数据输入通道，并实现将该通道输入数据传送到输出端Y （或互补输出端Y ）。
74LS151还有一个低电平有效的使能端EN ，以便实现扩展应用。
74LS151引脚功能如图5-4和附表所示。
在使能条件下（EN =0），74LS151的输出可以表示为∑==70D Y i i i m ，其中m i 为地址变量A 2、A 1、A 0的最小项。
只要确定输入数据就能实现相应的逻辑函数，成为逻辑函数发生器。
实验线路图图5-41 2 3 4 5 6 7 8910 11 12 13 14 74LS151D 3 D 2 Y GNDD 0 CC D 1 15 16 Y EN 21 0 7 6 5 4 EN A2 A 1 A 0 Y 1 X X X 0 1 0 0 0 0 D 0 0 0 0 1 D 1 0 0 1 0 D 2 0 0 1 1 D3 0 1 0 0 D4 0 1 0 1 D5 0 1 1 0 D6 0 1 1 1 D 774151功能表三、实验内容及步骤：实验内容：1、利用实验装置测试74LS151八选一数据选择器的逻辑功能，按图5-1接线，将实验结果记录在下表中。
数据选择器缩写mux
2、实验原理 •用数据选择器74LS151实现逻辑函数
F=∑（A，B，C）（1，2，4，6）
分析： Y EN mi Di
i 0
n 1
当使能端有效时，
Y m i Di
i 0
n 1
最小项之和形式
2、实验原理
8选1数据选择器74LS151实现函数接线图
2、实验原理 •二进制译码器来自11 10
1 1
1
0 1
3、实验内容 •二进制译码器的测试
3．测试双2-4线译码器74X139的逻辑功能 将74X139的、A1、A0分别由逻辑开关控制，取非后接逻辑箱LED发光二极 管显示输出状态，以此测试74LS139的逻辑功能，填表记录实验结果。
4、实验要求
•注意事项
1．应注意所有的集成电路芯片都应接电源和
实验要求：
1、数据端D0、D2、D6、D7输入低电平，D1、D4、D5输入高 电平，D3输入10kHz TTL信号，确定合适的地址，将TTL信号 选择输出，画出此时示波器所测出的输出波形。
2、将D4上输入的1KHzTTL信号，经正确的选择到 输出端，显示在示波器上。画出输出波形图。
3、实验内容
2．用8选1数据选择器74LS151实现逻辑函数要求：将输入变量A、B、 C作为8选1数据选择器的地址码A2、A1、A0。设置A、B、C的值，测 试在不同输入下的电路输出，将测试结果填入表3.5.6中。 A 0 0 0 0 1 B 0 0 1 1 0 C 0 1 0 1 0 F
2、实验原理
74LS139的逻辑功能表
输入变量 使 能 选 择 输出变量
G
1
A1
×
A0
×
Y0
1
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实验五 数据选择器及应用
[实验目的]
1、掌握数据选择器的工作原理及逻辑功能。
2、熟悉74LS153和74LS151的管脚排列和测试方法。
3、学习用数据选择器构成组合逻辑电路的方法。
[实验仪器及元器件]
THD-1型数字电路实验箱，数字万用表，双踪示波器，集成电路（74LS00 四-2输入与非门、4LS32四-2输入或门、4LS86四-2输入异或门、 74LS153双四选一数据选择器、74LS151 八选一数据选择器），信号线（电缆），各种导线。
[实验任务]
1、用双四选一数据选择器74LS153实现一位全减器。
2、用双四选一数据选择器74LS153设计一个四位奇偶校验器。
3、用八选一数据选择器74LS151设计一个多数表决电路。
4、用Multisim8进行仿真，并在实验仪器上实现。
[实验原理]
数据选择器又称多路转换器或多路开关，其功能是在地址码（或叫选择控制）电位的控制下，从几个数据输入中选择一个并将其
送到一个公共输出端。
数据选择器的功能类似一个多掷开关，如图4-23所示，图中有四路数据D 0 ～ D 3通过选择控制信号A 1、A 0（地址码）从四路数据中选中某一路数据送至输出端Y 。
一个n 个地址端的数据选择器，具有2n 个数据选择功能。
例如：数据选择器（74LS153），n = 2，可
完成四选一的功能；数据选择器（74LS151），n = 3，可
完成八选一的功能。
1、双四选一数据选择器74LS153
所谓双4选1数据选择器就是在一块集成芯片上
有两个4选1
数据选择器。
集成芯片引脚排列如图
A 1 A 0
地址码
D 0
D D D 数
据输
入 Y 输
出
图4-23 四选一数据选择器
4-24 74LS153引脚排列
4-24，功能如表4-10所示。
表4-10 S 1
、S 2为两个独立的使能端；A 1、A 0为公
用的地址输入端；1D 0～1D 3和2D 0～2D 3分别为两个4选1数据选择器的数据输入端；Q 1、Q 2为两个输出端。
（1）当使能端S 1（S 2）＝1时，多路开关被禁止，无输出，Q ＝ 0。
（2）当使能端S 1（S 2）＝0时，多路开关正常工作，根据地址码A 1、A 0的状态，将相应的数据D 0～D 3送到输出端Q 。
如：A 1A 0＝00 则选择D O 数据到输出端，即Q ＝ D 0。
A 1A 0＝01 则选择D 1数据到输出端，即Q ＝D 1，其余类推。
数据选择器的用途很多，例如多通道传输，数码比较，并行码变串行码，以及实现逻辑函数等。
2、八选一数据选择器74LS151
74LS151为互补输出的8选1数据选择器，集成芯片引脚排列如图4-25，功能如表4-11所示。
选择控制端（地址端）为A 2～A 0，按二进制译码，从8个输入数据D 0～D 7中，选择一个需要的数据送到
输出端Q ，S 为使能端，低电平有效。
（1）使能端S ＝1时，不论A 2 ～ A 0状态如何，均无输出（Q ＝0，Q ＝1），多 路开关被禁止。
（2）使能端S ＝0时，多路开关正常工作，根据地址码A 2、A 1、A 0的状态选 择D 0 ～ D 7中某一个通道的数据输送到输出端Q 。
如：A 2A 1A 0＝000，则选择D 0数据到输出端，即Q ＝D 0。
如：A 2A 1A 0＝001，则选择D 1数据到输出端,即Q ＝D 1，其余类推。
3、数据选择器的应用
数据选择器的应用很广，它可以作二进制比较器、二进制发生器、图形发生电
图4-25 74LS151引脚排列
路、顺序选择电路等。
表4-11
在应用中，设计电路时可以根据给定变量个数的需要，选择合适的多路选择器来完成，具体设计步骤如下：
（1）根据所给出组合逻辑函数的变量数，选择合适的多路选择器。
一般是两个变量的函数选双输入多路选择器，三变量的函数选四输入多路选择器，四变量的函数选八输入多路选择器……。
（2）画出逻辑函数的卡诺图，确定多路选择器输入端和控制端与变量的连接形式，画出组合电路图。
例1：用双四选一数据选择器74LS153实现一位全加器。
解：根据全加器真值表，可写出和S ，高位进位CO 的逻辑函数，分别为：
ABCI CI B A CI B A CI B A CI B A S +++=⊕⊕=
()AB B A BCI A AB CI B A CO ++=+⊕=
A 1A 0作为两个输入变量，即加数和被加数A 、
B ，D 0～D 3
位进位CI ，1Y 为全加器的和S ，2Y 的高位进位CO 为：
,1A A = B A =0
,1130CI D D ==
CI D D ==2111
,
020=D
,123=D CI D D ==2122
其逻辑电路如图4-26所示。
图4-26用74LS153实现全加器逻辑图
例2：用8选1数据选择器74LS151实现函数C B C A B A Y ++=
解：采用8选1数据选择器74LS151可实现任意三输入变量的组合逻辑函数。
作出函数Y 的功能表，如表11所示，将函数Y 功能表与8选1数据选择器的功能表相比较，可知（1）将输入变量C 、B 、A 作为8选1数据选择器的地址码A 2、A 1、A 0。
（2）使8选1数据选择器的各数据输入D 0～D 7分别与函数Y 的输出值一一相对应。
即：A 2A 1A 0＝CBA ，
D 0＝D 7＝0， D 1＝D 2＝D 3＝D 4＝D 5＝D 6＝1
则8选1数据选择器的输出Y 便实现了函数。
接线图如图4-27所示。
[实验内容与步骤]
1、用双四选一数据选择器74LS153实现一位全减器。
输入为被减数、减数和来自低位的借位；输出为两数之差和向高位的借位信号。
写出设计过程，画出逻辑图。
用Multisim8进行仿真，分析仿真结果。
在实验仪器上进行验证。
2、用双四选一数据选择器74LS153设计一个四位奇偶校验器。
要求：含有奇数1时，输出为“1”，含有偶数个1时（包含0000）输出为“0”。
写出设计过程，画出逻辑图。
用Multisim8进行仿真，分析仿真结果。
在实验仪器上进行验证。
3、用八选一数据选择器74LS151设计一个多数表决电路。
该电路有三个输入端A 、B 、C ，分别代表三个人的表决情况。
“同意”为1态，“不同意”为0态，当多
输 入 输 出 C B A Y 0 0 0 0 0 0 1 1 0 1 0 1 0 1 1 1 1 0 0 1 1 0 1 1 1 1 0 1 1
1
1
表12 函数C
B C A B A Y
++=功能表
图4-27用8选1数据选择器实现
C
B C A B A Y ++=
数同意时，输出为1态，否则输出为0态。
写出设计过程，画出逻辑图。
用Multisim8进行仿真，分析仿真结果。
在实验仪器上进行验证。
[实验报告要求]
1、列写实验任务的设计过程，画出设计的逻辑电路图，并注明所用集成电路的引脚号。
2、拟定记录测量结果的表格。
3、总结74LS153、74LS151的逻辑功能和特点。
4、总结用数据选择器实现组合逻辑电路的方法。
[预习要求]
1、复习组合逻辑电路的分析方法及设计方法。
2、了解数据选择器的原理及功能。
3、按本次实验内容及要求设计电路，列出表格。