FPGA试卷+答案+超详细解答

电子与信息学院10应用电子技术教育2班

科目：<>（Ｘ）卷

考试形式：闭卷考试时间:100 分钟

院(系)别、班级：姓名：学号：

20ＸＸ.Ｘ.考试试卷) Array

试题区：（试题区必须与答题区同时交回，含答题纸、试题纸、草稿纸的装订试卷不能分拆）一、单项选择题：（20分）

1．在VHDL语言中，下列对进程（PROCESS）语句的语句结构及语法规则的描述中，不正确的是___C___。

A.PROCESS为一无限循环语句；敏感信号发生更新时启动进程，执行完成后，

等待下一次进程启动。

B.敏感信号参数表中，不一定要列出进程中使用的所有输入信号；

C.进程由说明部分、结构体部分、和敏感信号三部分组成；

(进程由声明语句、顺序语句、敏感信号列表组成)

D.当前进程中声明的变量不可用于其他进程。

2．在一个VHDL设计中idata是一个信号，数据类型为integer，数据范围0 to 127，下面哪个赋值语句是正确的___C___。（信号赋值符号 <= ）

A.idata := 32;

B.idata <= 16#A0#; (十进制数为:10*16= 160，idata范围为0~127)

C.idata <= 16#7#E1;（十进制数为:7*16^1= 112）

D.idata := B#1010#;

3．大规模可编程器件主要有FPGA、CPLD两类，下列对FPGA结构与工作原理的描

述中，正确的是___C___。

A.FPGA是基于乘积项结构的可编程逻辑器件；

（FPGA芯片基于查找表的可编程逻辑结构）

B.FPGA是全称为复杂可编程逻辑器件；

(FPGA 现场可编程逻辑门阵列，CPLD才是复杂可编程逻辑器件)

C.基于SRAM的FPGA器件，在每次上电后必须进行一次配置；

D.在Altera公司生产的器件中，MAX7000系列属FPGA结构。

（MAX7000系列属CPLD结构）

4．进程中的变量赋值语句，其变量更新是___A___。

(变量（variable）是立即完成的，信号（signal）有延时)

A.立即完成；

B.按顺序完成；

C.在进程的最后完成；

D.都不对。

5．VHDL语言是一种结构化设计语言；一个设计实体（电路模块）包括实体与结构体两部分，结构体描述___D___。（结构体实现实体的功能，通过对实体的逻辑功能进行描述）

A.器件外部特性；

B.器件的综合约束；

C.器件外部特性与内部功能；

D.器件的内部功能。

6．CASE语句是___A___。（case语句时顺序语句中最重要最常用的顺序语句）

A. 顺序语句

B. 并行语句

C. 其它

D.组合逻辑控制电路语句

7．LIBRARY ___A___; --库的声明

USE IEEE.STD_LOGIC_1164.ALL; --库的引用，引用IEEE库中的std_logic_1164中的所有项目A. IEEE B. STD C.WORK D.ENTITY counter IS

8．下列标识符中，___B___是不合法的标识符。（标识符开头必须是英文字符）

A. State0

B. 9moon

C. Not_Ack_0

D. signall

9．关于VHDL中的数字，请找出以下数字中最大的一个：___A___。（整型数字的表示）

A.2#1111_1110# --二进制数，下划线不影响数值大小，只是增强可读性，转换Array成10进制数为：254

B.8#276# --八进制数，转换成十进制为：190

C.10#170# --十进制数：170

D.16#E#E1 --十六进制数，E为十进制14，后面的E1是指14乘以相应进

制数的1次方，转换成十进制为：14*16^1=224

10．下列EDA软件中，哪一个不具有逻辑综合功能：____B____。

（逻辑功能简单点说就是利用软件使我们用语言设计的电路优化成最简逻辑，相当于我们数电的最简与或式）

A.Max+Plus II （Quartus II的旧版本）

B.ModelSim （专业的仿真软件，时序和功能仿真，不具备逻辑综合功能）

C.Quartus II （自带）

Ｄ．Synplify （专业的逻辑综合工具）

二.简答题30分（每题5分）。

1．根据下面的VHDL语句，描述出相应的电路原理图。

LIBRARY ieee;

USE ieee.std_logic_1164.ALL;

USE ieee.std_logic_unsigned.ALL;

ENTITY cfq_1 IS

PORT (d，cp :IN std_logic;

q，nq :OUT std_logic);

END cfq_1;

-- END ar_4;--老师的题目错误，结束实体，这句应该放在最后。

ARCHITECTURE ar_4 OF cfq_1 IS

BEGIN

PROCESS (CP)

BEGIN

IF cp=′1′THEN

q <= d;

nq <=NOT d;

END IF;

END PROCESS;

END ar_4; --修改后，结束实体END ar_4应该在这个位置。

自己用Quartus II软件生成的，笔试的时候应该用笔来画，元件名应与实体名一致cfq_1。2．quartusⅡ开发工具为设计者提供了哪些库？各有什么功能？（摘自《FPGA

系统设计与实例》P32）

1） IEEE库：被IEEE采用的标准化库，是VHDL设计中最重要的库；

2） STD库：所用设计单元所共享，默认的库；

3） VITAL库：提高VHDL门级时序模拟的精度；

4） WORK库：用户的VHDL 设计的现行工作库用于存放用户设计和定义的一些设计单元和程序包

5）用户自定义库：设计者自己建立的设计单元资源库。

3．quartusⅡ开发工具,图形文件的扩展名是? 波形文件的扩展名是?

使用VHDL语言，文本设计文件的扩展名是?

图形文件扩展名：gdf;

波形文件扩展名：vwf

VHDL文本设计文件扩展名：vhd