通用逻辑阵列——GAL

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PAL,PLA,GAL数字逻辑系统

基本组成包括：输入互补缓冲；的组合逻辑函数。可编程与阵列；固定或阵列； ❖ PAL和触发器可构成时序电路。
特定的输出电路。
❖ 与阵列可编程使输入项增多，或
❖ 采用双极型熔丝工艺，工作速阵列固定使器件简化。
度较高（10－35ns）。
❖ 或阵列固定明显影响了器件编程
的灵活性。
精选课件
9
4输入4输出16乘积项PAL器件的基本结构图
组合可编程逻辑阵列PLA的逻辑结构：由一个“与” 阵列和一个“或”阵列构成，“与”阵列和“或”阵列都是可编程的。
时序可编程逻辑阵列PLA的逻辑结构：由“与”阵列 “或”阵列和一个用于存储以前状态的触发器网络构成
精选课件
5
可编程逻辑阵列应用
▪ 在可编程逻辑阵列PLA的应用中，有一种是用来控制资料路径，在指令集内事先定义好逻辑状态，并用此来产生下一个逻辑状态(透过条件分支)。
• 2. 异步可编程I/O结构
• 3. 寄存(时序)输出结构 • 4. 异或－寄存器型输
出结构 • 5. 运算选通反馈结构
精选课件
12
专用电平输出。
一个输入
如输出采用或门，为高电平有效PAL器件。若采用互补输出的或门，为互补输出器件。
▪ 举例来说，如果目前机器(指整个逻辑系统)处于二号状态，如果接下来的执行指令中含有一个立即值(侦测到立即值的栏位)时，机器就从第二状态转成四号状态，并且也可以进一步定义进入第四状态后的接续动作。因此PLA等于扮演(晶片) 系统内含的逻辑状态图(statediagram)角色。
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6
可编程逻辑阵列应用
触发器Q非输出经过一个互补缓冲器反馈到与阵列输入端上。
输出三态缓冲器由公共控制线控制。用途：组成各类时序逻辑电路。这种结构的产品有PAL16R4、 PAL16R8 等。

GAL实验指导g

实验一通用阵列逻辑GAL实现基本门电路的设计一、实验目的1.了解GAL22V10的结构及其应用；2.掌握GAL器件的设计原则和一般格式；3.学会使用VHDL语言进行可编程逻辑器件的逻辑设计；4.掌握通用阵列逻辑GAL的编程、下载、验证功能的全部过程。

二、实验原理1. 通用阵列逻辑GAL22V10通用阵列逻辑GAL是由可编程的与阵列、固定（不可编程）的或阵列和输出逻辑宏单元（OLMC）三部分构成。

GAL芯片必须借助GAL的开发软件和硬件，对其编程写入后，才能使GAL芯片具有预期的逻辑功能。

GAL22V10有10个I/O口、12个输入口、10个寄存器单元，最高频率为超过100MHz。

ispGAL22V10器件就是把流行的GAL22V10与ISP技术结合起来，在功能和结构上与GAL22V10完全相同，并沿用了GAL22V10器件的标准28脚PLCC封装。

ispGAl22V10的传输时延低于7.5ns，系统速度高达100MHz以上，因而非常适用于高速图形处理和高速总线管理。

由于它每个输出单元平均能够容纳12个乘积项，最多的单元可达16个乘积项，因而更为适用大型状态机、状态控制及数据处理、通讯工程、测量仪器等领域。

ispGAL22V10的功能框图及引脚图分别见图1-1和1-2所示。

另外，采用ispGAL22V10来实现诸如地址译码器之类的基本逻辑功能是非常容易的。

为实现在系统编程，每片ispGAL22V10需要有四个在系统编程引脚，它们是串行数据输入(SDI)，方式选择(MODE)、串行输出(SDO)和串行时钟(SCLK)。

这四个ISP控制信号巧妙地利用28脚PLCC封装GAL22V10的四个空脚，从而使得两种器件的引脚相互兼容。

在系统编程电源为+5V，无需外接编程高压。

每片ispGAL22V10可以保证一万次在系统编程。

ispGAL22V10的内部结构图如图1-3所示。

2.编译、下载源文件用VHDL语言编写的源程序，是不能直接对芯片编程下载的，必须经过计算机软件对其进行编译，综合等最终形成PLD器件的熔断丝文件(通常叫做JEDEC文件，简称为JED文件)。

pal,pla,gal

PAL的输出结构
固定输出结构
固定输出结构是可编程器件中最简单的输出结构，其输出就是或阵列的输出，其可以实现简单的组合逻辑电路的功能，如下图所示：
异步I/O输出结构
上面简单的固定输出结构只能实现简单的组合逻辑功能，如果希望实现其输出端既可以当输入使用，又可以作为输入端正使用，这时上面电路就无法实现了，这时须用异步I/O结构的输出结构。其图如下图所示。
1 1 1 1
1
1
1 1 1
1 1
1
10
1 1 1
1
Y0 D' C ' D' B'
Y2 DC DBA
Y1 D' CB DC ' B' DC ' A'
这是一组具有四输入变量，三输出端的组合逻辑函数。用PAL器件实现，应选四个以上输入端，三个以上输出端的器件，且至少有一个输出含有三个以上的乘积项。所以可选择 PAL14H4。然后按表达式进行编程即可。
1
1 1 0 0 0 0 0
0
0 0 1 1 1 1 1
0
0 0
1
1 1
0
0 1
0
1 0
1
1 0
0
0 1
0
0 0
0
1
1出表达式：
Y0 (0,1,2,3,4,5)
Y1 (6,7,8,9,10) Y2 (11,12,13,14,15)
卡诺图化简：
Y0 BA L
DC 00 01 11 10 00 01 11 10 L Y1 BA DC 00 01 11 10 00 01 11 10 L Y2 BA DC 00 01 11 00 01 11 10

通用陈列逻辑GAL

通用陈列逻辑GAL(Generic Array Logle)是采用先进的E2CoMC 工艺制造的大规模专用数字集成电路，是专用集成电路ASIC的一个重要开支。

GAl器件具有高速、低耗、用户可反复编程及结构灵活等特点，是一种新型的数字逻辑器件。

一、结构：GAL由输入缓冲器，与门阵列、或门阵列、输出逻辑宏单元、输出三态缓冲器等构成。

图1所示为大量使用的GAL22V8的逻辑图。

图2为GAL22V8的功能框图。

从图中可以看出，输入缓冲器的逻辑作用是把输出变量转换成原变量和反变量，为与门阵列提供输入信号：同时，由于CMOS工艺，佼输入阻抗很高，要求的输入驱动电流大大低于普遍双极型器件，使驱动电路可有很高的扇出系数，而电平可也TTL电路兼容。

11路输入10路输出CLK OE众所周知，所有组织逻辑都可由与一或表达式表示，在GAL中，与一或门阵列所完成的就是与一或逻辑运算。

与一般中小规模集成电路不同的是，是GAI中，与门和或门的数量很大，每个f1的输入端又很多，且排成阵列。

在于22V10中，与门的个数多达132个。

又因为与门阵列(和或门阵列)可编辑，编程可决定各个与门 (和各门)的输入信号，从而实现所需功能。

由于先进的E2MOS工艺的采用，编程后的芯片即使在断电的情况下也保持20年不变；而当需要摈除时，用电信号在 20ms内即可使芯片恢复到原始状态，擦除后的芯片又可重新编程。

正是由于这一特点，使设计工程师在产品设计的初期可对设计进行反复的实验和修改，从而缩短设计周期，减少设计费用。

象22V10这类通用型GAL器件的输出宏单元COLMC如图3所示。

0LMC包含一个或门，或门的每一个输入对应一个乘积项，或门的输出为各乘积项之和。

D触发器作为状态存贮器使用，以便GAl器件适合于时序逻辑电路。

每一个0lMC包括两个多路开关，即四选一输出多路开关和二选一反馈多路开关。

这两个多路开关的控制信号是相关的，其中一个是时序/组台控制信号，另一个是输出高有效／低有效控制信号。

简单的时序可编程逻辑器件(GAL)

6.6 简单的时序可编程逻辑器件(GAL)
6.6.1 GAL的结构 6.6.2 GAL的输出逻辑宏单元 6.6.3 GAL的控制字
1. 时序可编程逻辑器件的主要类型
（1）通用阵列逻辑（GAL）在PLA和PAL基础上发展起来的增强型器件.电路设计者可根据需要编程，对宏单元的内部电路进行不同模式的组合，从而使输出功能具有一定的灵活性和通用性。
1 来自2 与阵列
8
OLMC
VCC
00
三态控制选择器
01 TS
10 MUX
11 SEL
SEL
乘积项
选择器
0 PT MUX
1 1
OR(n)
8
输出选择器 SEL
0O
>C1
Q
MUX
1
1D
D(n)
Q
I/O (n)
XOR(n) 10×
反馈
F 11× MUX 0×1
0×0 SEL
反馈选择器
异或门输出为或门输出OR(n) 与XOR(n)进行异或来运自相邻算的 I/O。(m)
2. PAL的不足：
（1）由于采用的是双极型熔丝工艺，一旦编程后不能修改；（2）输出结构类型太多，给设计和使用带来不便。
3. GAL的优点：
（1）采用电可擦除的E2CMOS工艺可以多次编程；（2）输出端设置了可编程的输出逻辑宏单元（OLMC）通过编程可将OLMC设置成不同的工作状态，即一片GAL便可实现PAL 的5种输出工作模式。器件的通用性强；（3）GAL工作速度快，功耗小
0O
>C1
Q
MUX
1
1D
D(n)
Q
I/O (n)
输出数据选择

可编程逻辑器件PAL和通用逻辑阵列GAL电子技术

可编程规律器件PAL和通用规律阵列GAL -电子技术一、可编程阵列规律器件PALPAL接受双极型熔丝工艺，工作速度较高。

PAL的结构是与阵列可编程和或阵列固定，这种结构为大多数规律函数供应了较高级的性能，为PLD进一步的进展奠定了基础。

（一）PAL的基本结构PAL器件的输入、输出结构以及输入、输出的数目是由集成电路制造商依据实际设计状况大致估量确定。

PAL器件的型号很多，它的典型输出结构通常有四种，其余的结构是在这四种结构基础上变形而来。

1. 专用输出基本门阵列结构2. 可编程I/O输出结构可编程I/O结构如下图所示。

3. 寄存器型输出结构：也称作时序结构，如下图所示。

4. 带异或门的寄存器型输出结构：有些PAL器件是由数个同一结构类型组成，有的则是由不同类型结构混合组成。

如由8个寄存器型输出结构组成的PAL器件命名为PAL16R8，由8个可编程I/O结构组成的PAL器件则命名为PAL16L8。

（二）PAL16L8的使用PAL的例题请同学参看图7-35、图7-36和例6。

应用PAL16L8设计组合规律电路，主要步骤是将输出和激励写成最简与或表达式，然后确定PAL16L8的引脚和编程。

目前能够支持PAL的编程软件已相当成熟，芯片应用也很普及，但是由于其集成密度不高、编程不够机敏，且只能一次编程，很难胜任功能较简单的电路与系统。

二、通用阵列规律GAL器件接受E2CMOS工艺和机敏的输出结构，有电擦写反复编程的特性。

与PAL相比，GAL的输出结构配置了可以任意组态的输出规律宏单元OLMC（Output Logic Macro Cell），GAL和PAL在结构上的区分见下图：（一）GAL器件结构和特点GAL器件型号定义和PAL一样依据输入输出的数量来确定，GAL16V8中的16表示阵列的输入端数量，8表示输出端数量，V则表示输出形式可以转变的一般型1. GAL16V8的基本结构（下图）3. 输出规律宏单元OLMC组态输出规律宏单元由对AC1(n) 和AC0进行编程打算PTMUX、TSMUX、OMUX和FMUX的输出，共有5种基本组态：专用输入组态、专用输出组态、复合输入/输出组态、寄存器组态和寄存器组合I/O组态。

用可编程逻辑器件(PLD)设计时序逻辑电路

用可编程逻辑器件(PLD)设计时序逻辑电路一、通用阵列逻辑器件GAL(Generic Array Logic) GAL器件特点：可重复编程至上万次，编程后的数据能保存20年以上。

其电路构造在可编程“与或”阵列的根底上，增加了输出可编程的逻辑宏单元OLMC(Output Logic Micro Cell)电路。

现以GAL16V8器件为例加以说明，GAL16V8部分电路：电路采用可编程“与阵”和固定的“或阵”构成，每个输出增加了可编程的输出逻辑宏单元OLMC电路。

“与阵”中具有8个专用输入变量，8个反应变量，共64个“与项”；输出8个逻辑宏单元，每个宏单元中有一个8输入的固定或门。

逻辑宏单元构造：有两个2/1和两个4/1多路选择器，一个异或门和一个触发器等电路。

它们的作用分别说明如下，PTMUX(乘积项2/1选择器)：用来选择来自与阵的第一个乘积项是否作为或门的一个输入。

TSMUX(4/1三态选择器)：决定输出三态门使能控制信号。

OMUX(2/1输出选择器)：决定输出信号是直接输出还是经存放器输出。

FMUX(反应8/1数据选择器)：但输入只有4个，选择反应信号接回到“与阵列”的输入来源。

OLMC的工作模式有5种，它由构造控制字中的SYN，ACO，ACI(n)，XOR(n) 的状态指定。

(1) SYN＝1，ACO＝0，ACI(n)＝1：专用工作模式简化等效电路为：此时输出三态门输出高阻态，I/O只能作为输入使用，作为送到相邻的输入信号。

(2)SYN＝1，ACO＝0，ACI(n)＝0：专用组合输出模式简化电路如图：此时输出三态门为选通状态，电路为一个组合输出电路。

XOR=0，输出为低电平有效；XOR=1，输出高电平有效。

(3)SYN＝1，ACO＝1，ACI(n)＝1：反应组合输出模式简化电路如图：输出三态门由第一乘积项选通，输出信号同时反应到“与”逻辑阵到的输入线上。

(4)SYN＝0，ACO＝1，ACI(n)＝1：时序电路中的组合简化电路如图：此时异或门输出不经过触发器，而是直接送到输出端。

GAL16V8高性能E2CMOS PLD通用阵列逻辑说明书

I II I/O/QI/O/QI/O/Q I/O/Q I/O/Q I/CLKI I I I II I I GNDVcc I/O/QI/O/Q I/O/Q I/O/Q I/O/Q I/O/Q I/O/Q I/O/QI/OEPLCCDIPI/CLKII/O/QII/O/QII/O/QII/O/QII/O/QII/O/QII/O/QII/O/QI/OECopyright © 2004 Lattice Semiconductor Corp. All brand or product names are trademarks or registered trademarks of their respective holders. The specifications and information herein are subject to change without notice.LATTICE SEMICONDUCTOR CORP ., 5555 Northeast Moore Ct., Hillsboro, Oregon 97124, U.S.A.August 2004Tel. (503) 268-8000; 1-800-LATTICE; FAX (503) 268-8556; •HIGH PERFORMANCE E 2CMOS ® TECHNOLOGY —3.5 ns Maximum Propagation Delay —Fmax = 250 MHz—3.0 ns Maximum from Clock Input to Data Output —UltraMOS ® Advanced CMOS Technology•50% to 75% REDUCTION IN POWER FROM BIPOLAR —75mA Typ Icc on Low Power Device —45mA Typ Icc on Quarter Power Device •ACTIVE PULL-UPS ON ALL PINS•E 2CELL TECHNOLOGY —Reconfigurable Logic —Reprogrammable Cells —100% Tested/100% Yields—High Speed Electrical Erasure (<100ms)—20 Year Data Retention•EIGHT OUTPUT LOGIC MACROCELLS—Maximum Flexibility for Complex Logic Designs —Programmable Output Polarity—Also Emulates 20-pin PAL ® Devices with Full Function/Fuse Map/Parametric Compatibility •PRELOAD AND POWER-ON RESET OF ALL REGISTERS —100% Functional Testability •APPLICATIONS INCLUDE:—DMA Control—State Machine Control—High Speed Graphics Processing —Standard Logic Speed Upgrade•ELECTRONIC SIGNATURE FOR IDENTIFICATION •LEAD-FREE PACKAGE OPTIONSDescriptionThe GAL16V8, at 3.5 ns maximum propagation delay time, com-bines a high performance CMOS process with Electrically Eras-able (E 2) floating gate technology to provide the highest speed performance available in the PLD market. High speed erase times (<100ms) allow the devices to be reprogrammed quickly and ef-ficiently.The generic architecture provides maximum design flexibility by allowing the Output Logic Macrocell (OLMC) to be configured by the user. An important subset of the many architecture configura-tions possible with the GAL16V8 are the PAL architectures listed in the table of the macrocell description section. GAL16V8 devices are capable of emulating any of these PAL architectures with full function/fuse map/parametric compatibility.Unique test circuitry and reprogrammable cells allow complete AC,DC, and functional testing during manufacture. As a result, Lattice Semiconductor delivers 100% field programmability and function-ality of all GAL products. In addition, 100 erase/write cycles and data retention in excess of 20 years are specified.Pin ConfigurationI/CLKI I I I I I I I GNDVcc I/O/QI/O/Q I/O/Q I/O/Q I/O/Q I/O/Q I/O/Q I/O/QI/OE)s n (d p T )s n (u s T )s n (o c T )A m (c c I #g n i r e d r O eg a k c a P 5.35.20.3511J L 3-D 8V 61L A G C C L P d a e L -025345118V 61L A G 5-D J L C C L P d a e L -025.7751518V 61L A G 7-D LP P I D c i t s a l P n i P -021518V 61L A G 7-D J L C C L P d a e L -021518V 61L A G 7-D LS -02n i P C I O S 0101755P Q 01-D 8V 61L A G P I D c i t s a l P n i P -0255J Q 01-D 8V 61L A G C C L P d a e L -025118V 61L A G 01-D P L P I D c i t s a l P n i P -025118V 61L A G 01-D J L C C L P d a e L -025118V 61L A G 01-D LS n i P -02C I O S 51210155P Q 51-D 8V 61L A G P I D c i t s a l P n i P -0255J Q 51-D 8V 61L A G C C L P d a e L -0209P L 51-D 8V 61L A G P I D c i t s a l P n i P -0209L 51-D 8V 61L A G J d a e L -02C C L P 09L 51-D 8V 61L A G S C I O S n i P -025*******P Q 52-D 8V 61L A G P I D c i t s a l P n i P -0255J Q 52-D 8V 61L A G C C L P d a e L -0209P L 52-D 8V 61L A G P I D c i t s a l P n i P -0209L 52-D 8V 61L A G J C C L P d a e L -0209L 52-D 8V 61L A G S-02n i P CI O S )s n (d p T )s n (u s T )s n (o c T )A m (c c I #g n i r e d r O eg a k c a P 5.7750318V 61L A G 7-D I P L P I D c i t s a l P n i P -020318V 61L A G 7-D I J L C C L P d a e L -020********V 61L A G 01-D I P L P I D c i t s a l P n i P -020318V 61L A G 01-D I J L C C L P d a e L -025********I P L 51-D 8V 61L A G P I D c i t s a l P n i P -02031I J L 51-D 8V 61L A G C C L P d a e L -020*******I P Q 02-D 8V 61L A G P I D c i t s a l P n i P -0256I J Q 02-D 8V 61L A G C C L P d a e L -025*******I P Q 52-D 8V 61L A G P I D c i t s a l P n i P -0256I J Q 52-D 8V 61L A G C C L P d a e L -02031I P L 52-D 8V 61L A G P I D c i t s a l P n i P -02031IJ L 52-D 8V 61L A G CC L P d a e L -02Industrial Grade SpecificationsConventional PackagingCommercial Grade SpecificationsBlank = Commercial I = IndustrialGradePackage PowerL = Low Power Q = Quarter PowerSpeed (ns)XXXXXXXX XXX XX XDevice Name_P = Plastic DIPPN = Lead-free Plastic DIP J = PLCCJN = Lead-free PLCC S = SOICGAL16V8D Lead-Free PackagingCommercial Grade Specifications)s n (d p T )s n (u s T )s n (o c T )A m (c c I #g n i r e d r O eg a k c a P 5.35.20.3511N J L 3-D 8V 61L A G C C L P d a e L -02e e r F -d a e L 5345118V 61L A G 5-D J L N e e r F -d a e L C C L P d a e L -025.7751518V 61L A G 7-D L N P e e r F -d a e L P I D c i t s a l P n i P -021518V 61L A G 7-D J L N e e r F -d a e L C C L P d a e L -020101755N P Q 01-D 8V 61L A G P I D c i t s a l P n i P -02e e r F -d a e L 55N J Q 01-D 8V 61L A G C C L P d a e L -02e e r F -d a e L 5118V 61L A G 01-D P L N e e r F -d a e L P I D c i t s a l P n i P -025118V 61L A G 01-D J L N e e r F -d a e L C C L P d a e L -025*******P Q 51-D 8V 61L A G N e e r F -d a e L P I D c i t s a l P n i P -0255J Q 51-D 8V 61L A G N e e r F -d a e L C C L P d a e L -0209P L 51-D 8V 61L A G N e e r F -d a e L P I D c i t s a l P n i P -0209L 51-D 8V 61L A G N J e e r F -d a e L d a e L -02C C L P 52512155P Q 52-D 8V 61L A G N e e r F -d a e L P I D c i t s a l P n i P -0255J Q 52-D 8V 61L A G N e e r F -d a e L C C L P d a e L -0209P L 52-D 8V 61L A G N e e r F -d a e L P I D c i t s a l P n i P -0209L 52-D 8V 61L A G NJ e e r F -d a e L CC L P d a e L -02The following discussion pertains to configuring the output logicmacrocell. It should be noted that actual implementation is accom-plished by development software/hardware and is completely trans-parent to the user.There are three global OLMC configuration modes possible: simple, complex, and registered. Details of each of these modes are illustrated in the following pages. Two global bits, SYN and AC0, control the mode configuration for all macrocells. The XOR bit of each macrocell controls the polarity of the output in any of the three modes, while the AC1 bit of each of the macrocells controls the input/output configuration. These two global and 16 individ-ual architecture bits define all possible configurations in a GAL16V8 . The information given on these architecture bits is only to give a better understanding of the device. Compiler software will trans-parently set these architecture bits from the pin definitions, so the user should not need to directly manipulate these architecture bits. The following is a list of the PAL architectures that the GAL16V8 can emulate. It also shows the OLMC mode under which the GAL16V8 emulates the PAL architecture.PAL Architectures GAL16V8 Emulated by GAL16V8Global OLMC Mode 16R8Registered16R6Registered16R4Registered16RP8Registered16RP6Registered16RP4Registered16L8Complex16H8Complex16P8Complex10L8Simple12L6Simple14L4Simple16L2Simple10H8Simple12H6Simple14H4Simple16H2Simple10P8Simple12P6Simple14P4Simple16P2SimpleSoftware compilers support the three different global OLMC modes as different device types. These device types are listed in the table below. Most compilers have the ability to automatically select the device type, generally based on the register usage and output enable (OE) usage. Register usage on the device forces the soft-ware to choose the registered mode. All combinatorial outputs with OE controlled by the product term will force the software to choose the complex mode. The software will choose the simple mode only when all outputs are dedicated combinatorial without OE control. The different device types listed in the table can be used to override the automatic device selection by the software. For further details, refer to the compiler software manuals.When using compiler software to configure the device, the user must pay special attention to the following restrictions in each mode. In registered mode pin 1 and pin 11 are permanently configured as clock and output enable, respectively. These pins cannot be con-figured as dedicated inputs in the registered mode.In complex mode pin 1 and pin 11 become dedicated inputs and use the feedback paths of pin 19 and pin 12 respectively. Because of this feedback path usage, pin 19 and pin 12 do not have the feedback option in this mode.In simple mode all feedback paths of the output pins are routed via the adjacent pins. In doing so, the two inner most pins ( pins 15 and 16) will not have the feedback option as these pins are always configured as dedicated combinatorial output.Registered Complex Simple Auto Mode SelectABEL P16V8R P16V8C P16V8AS P16V8 CUPL G16V8MS G16V8MA G16V8AS G16V8LOG/iC GAL16V8_R GAL16V8_C7GAL16V8_C8GAL16V8 OrCAD-PLD"Registered"1"Complex"1"Simple"1GAL16V8A PLDesigner P16V8R2P16V8C2P16V8C2P16V8A TANGO-PLD G16V8R G16V8C G16V8AS3G16V81) Used with Configuration keyword.2) Prior to Version 2.0 support.3) Supported on Version 1.20 or later.V IL Input Low Voltage Vss – 0.5—0.8V V IH Input High Voltage2.0—Vcc+1V I IL 1Input or I/O Low Leakage Current 0V ≤ V IN ≤ V IL (MAX.)——–100µA I IH Input or I/O High Leakage Current3.5V ≤ V IN ≤ V CC——10µA V OL Output Low Voltage I OL = MAX. V in = V IL or V IH ——0.5V V OH Output High Voltage I OH = MAX. V in = V IL or V IH2.4——V I OLLow Level Output CurrentL-3/-5 & -7 (Ind. PLCC)——16mA L-7 (Except Ind. PLCC)/-10/-15/-25——24mAQ-10/-15/-20/-25I OH High Level Output Current ——–3.2mA I OS 2Output Short Circuit CurrentV CC = 5V V OUT = 0.5V T A = 25°C–30—–150mACommercial Devices:Ambient Temperature (T A )...............................0 to 75°C Supply voltage (V CC )with Respect to Ground .....................+4.75 to +5.25V Industrial Devices:Ambient Temperature (T A )...........................–40 to 85°C Supply voltage (V CC )with Respect to Ground .....................+4.50 to +5.50VSupply voltage V CC ......................................–0.5 to +7V Input voltage applied ..........................–2.5 to V CC +1.0V Off-state output voltage applied .........–2.5 to V CC +1.0V Storage Temperature ................................–65 to 150°C Ambient Temperature withPower Applied........................................–55 to 125°C1.Stresses above those listed under the “Absolute Maximum Ratings” may cause permanent damage to the device. These are stress only ratings and functional operation of the device at these or at any other conditions above those indicated in the operational sections of this specification is not implied (while programming, follow the programming specifications).Over Recommended Operating Conditions (Unless Otherwise Specified)SYMBOLPARAMETER CONDITIONMIN.TYP .3MAX.UNITS COMMERCIAL I CC Operating PowerV IL = 0.5V V IH = 3.0V L -3/-5/-7/-10—75115mA Supply Currentf toggle = 15MHz Outputs OpenL-15/-25—7590mA Q-10/-15/-25—4555mAINDUSTRIAL I CC Operating PowerV IL = 0.5V V IH = 3.0V L -7/-10/-15/-25—75130mA Supply Currentf toggle = 15MHz Outputs OpenQ -20/-25—4565mA1) The leakage current is due to the internal pull-up resistor on all pins. See Input Buffer section for more information.2) One output at a time for a maximum duration of one second. Vout = 0.5V was selected to avoid test problems caused by tester ground degradation. Characterized but not 100% tested.3) Typical values are at Vcc = 5V and T A = 25 °Ct pd A Input or I/O to Comb. Output 1 3.51517.5ns t co A Clock to Output Delay 131415ns t cf 2—Clock to Feedback Delay— 2.5—3—3ns t su —Setup Time, Input or Feedback before Clock ↑ 2.5—3—5—ns t h—Hold Time, Input or Feedback after Clock ↑0——0—ns A Maximum Clock Frequency with 182—142.8—100—MHz External Feedback, 1/(tsu + tco)A Maximum Clock Frequency with 200—166—125—MHz Internal Feedback, 1/(tsu + tcf)AMaximum Clock Frequency with 250—166—125—MHz No Feedbackt wh —Clock Pulse Duration, High 2 4—3 4—4—ns t wl —Clock Pulse Duration, Low 2 4—3 4—4—ns t en B Input or I/O to Output Enabled — 4.51619ns B OE to Output Enabled — 4.51616ns t disC Input or I/O to Output Disabled — 4.51519ns COE to Output Disabled—4.51516ns-5 MIN.MAX.SYMBOLPARAMETER MAXIMUM*UNITS TEST CONDITIONS C I Input Capacitance 8pF V CC = 5.0V, V I = 2.0V C I/OI/O Capacitance8pFV CC = 5.0V, V I/O = 2.0V*Characterized but not 100% tested.Over Recommended Operating Conditions-7 MIN.MAX.UNITS PARAMETERTESTCOND 1.DESCRIPTIONCOM / INDCOM1) Refer to Switching Test Conditions section.2) Calculated from f max with internal feedback. Refer to fmax Descriptions section.3) Refer to fmax Descriptions section. Characterized but not 100% tested.4) Characterized but not 100% tested.f max 3-3 t pd A Input or I/O to Comb. Output 310315320325ns t co A Clock to Output Delay 27210211212ns t cf 2—Clock to Feedback Delay—6—8—9—10ns t su —Setup Time, Input or Fdbk before Clk ↑7.5—12—13—15—ns t h—Hold Time, Input or Fdbk after Clk ↑0—0—0—0—ns AMaximum Clock Frequency with 66.7—45.5—41.6—37—MHzExternal Feedback, 1/(tsu + tco)f max 3A Maximum Clock Frequency with 71.4—50—45.4—40—MHz Internal Feedback, 1/(tsu + tcf)AMaximum Clock Frequency with 83.3—62.5—50—41.6—MHz No Feedbackt wh —Clock Pulse Duration, High 6—8—10—12—ns t wl —Clock Pulse Duration, Low 6—8—10—12—ns t en B Input or I/O to Output Enabled 110—15—18—20ns B OE to Output Enabled 110—15—18—20ns t dis C Input or I/O to Output Disabled 110—15—18—20ns COE to Output Disabled110—15—18—20nsOver Recommended Operating ConditionsUNITS -25MIN.MAX.-20 MIN.MAX.-15 MIN.MAX.-10 MIN.MAX.PARAM.DESCRIPTIONTESTCOND 1.COM / INDCOM / INDINDCOM / INDSYMBOLPARAMETER MAXIMUM*UNITS TEST CONDITIONS C I Input Capacitance 8pF V CC = 5.0V, V I = 2.0V C I/OI/O Capacitance8pFV CC = 5.0V, V I/O = 2.0V*Characterized but not 100% tested.1) Refer to Switching Test Conditions section.2) Calculated from f max with internal feedback. Refer to fmax Descriptions section.3) Refer to fmax Descriptions section. Characterized but not 100% tested.Vol vs Iol00.20.40.610203040Iol (mA)V o l (V )Voh vs Ioh1234501020304050Ioh (mA)V o h (V )Voh vs Ioh33.23.43.63.8401234Ioh (mA)V o h (V )Normalized Icc vs Vcc0.80.911.11.24.504.755.00 5.25 5.50Supply Voltage (V)N o r m a l i z e d I c cNormalized Icc vs Temp0.70.80.911.11.21.3-55-25255075100125Temperature (deg. C)N o r m a l i z e d I c cNormalized Icc vs Freq.0.80.911.11.21.31.40255075100Frequency (MHz)N o r m a l i z e d I c cDelta Icc vs Vin (1 input)24680.511.522.533.54Vin (V)D e l t a I c c (m A )Input Clamp (Vik)0102030405060-2-1.5-1-0.5Vik (V)I i k (m A )。

实验七.gal实验

三、实验原理
1.通用阵列逻辑GAL22V10
通用阵列逻辑GAL是由可编程的与阵列、固定的或阵列和输出逻辑宏单元三部分构成。 GAL芯片必须借助GAL的开发软件和硬件，对其编程写入后，才能使GAL芯片具有预期的逻辑功能。 GAL22V10: 有10个I/O口、 12个输入口、 10个寄存器单元，最高频率为超过100MHz。
见引脚图 1.12.编译来自下载源文件用VHDL语言编写的源程序，是不能直接对芯片编程下载的，必须经过计算机软件对其进行编译，综合等最终形成PLD器件的熔断丝文件(简称为JED文件)。通过相应的软件及编程电缆再将JED数据文件写入到GAL芯片，这样GAL芯片就建立工程具有用户所需要的逻辑功能。
五.实验报告要求：
1. 画出ispGAL22V10C器件实现基本逻辑门及触发器的引脚图。 2. 简述用PLA模型设计的N位二进制计数器的原理。 3. 写出VHDL语言编写的源程序。 4. 画出各实验的仿真波形。 5. 思考题。
输入源程序
3. GAL实验流程图
编译源程序
建立测试波形、仿真下载验证
四、实验内容与操作步骤
1. 用GAL22V10实现基本逻辑门及触发器。
四、实验内容与操作步骤
2.启动ispLEVER 3.创建一个新的设计项目 4.VHDL设计输入. 5.仿真波形输入 6.编译源文件 7.仿真 8.在线下载 9.在实验仪上进行功能测试
实验七:通用阵列逻辑GAL实验
一.实验目的：
1.了解ispGAL22V10C的结构及其应用。 2.学会使用VHDL语言进行GAL器件的逻辑设计。 3.掌握GAL器件的编程、仿真、下载、验证等全部过程。
二.实验内容：
1.用ispGAL22V10C器件实现基本门电路。 2.用ispGAL22V10C器件实现各种触发器。 3.用ispGAL22V10C器件实现10进制计数器。

GAL16V8 通用阵列逻辑说明书

GAL16V8高性能E2CMOS PLD通用阵列逻辑特性• 高性能E2CMOS®工艺—最大传输延迟3.5ns—Fmax＝250MHz—时钟输入到数据输出最大3.0ns—UltraMOS®先进的CMOS工艺• 功耗比双极型减少50%到75%—低功率器件上的Icc典型值为75mA—1/4功率器件上的Icc典型值为45mA•对所有引脚有效上拉• E2CEEL工艺—可重组合逻辑电路—可重编程单元—100%测试/100%合格率—高速电可擦 (<100ms)—数据保留20年• 8个输出逻辑宏单元—复杂逻辑设计的最大灵活性—可编程输出极性—具有全部功能、熔丝图、参数兼容性的仿真20引线的PAL®设备• 所有寄存器的预载和开电源复位—100%的功能可测性• 应用包括：—DMA控制—状态机控制—高速图形处理—标准逻辑速度提升• 用于识别的电子签名概述GAL16V8以最大3.5ns的传输延迟时间，结合高性能的CMOS工艺与电可擦（E2）悬浮栅工艺可为PLD市场提供最高速度的性能。

高速擦写时间（＜100ns）允许快速和有效的重复编程。

依靠输出逻辑宏单元（OLMC）允许用户来构建，这种通用的结构提供了最大的设计灵活性。

作为GAL16V8的许多可能结构形式中最重要的一个子集，PAL结构被列在宏单元描述部分的表里面。

GAL16V8借助于全部功能/ 熔丝图/参数的兼容性能够仿真任何一种PAL结构。

独特的测试电路和可重复编程的单元使我们能够在制造期间完成AC、DC和功能测试。

功能方框图管脚结构/Semiconductor因此，实现了所有的GAL产品100%的现场可编程性和可操作性。

此外，规定100次的擦写循环和超过20年的数据保持能力。

GAL16V8指令信息商品级规范Tpd（ns）Tsu（ns）Tco（ns）Icc（mA）分类号封装3.5 2.5 3.0 115 GAL16V8D-3LJ 20引线PLCC5 3 4 115 GAL16V8D-5LJ 20引线PLCC115 GAL16V8D-7LP 20引线塑料DIP7.5 7 5115 GAL16V8D-7LJ 20引线PLCC115 GAL16V8D-7LS 20引线SOIC10 10 755 GAL16V8D-10QP 20引线塑料DIP55 GAL16V8D-10QJ 20引线PLCC115 GAL16V8D-10LP 20引线塑料DIP115 GAL16V8D-10LJ 20引线PLCC115 GAL16V8D-10LS 20引线SOIC15 12 1055 GAL16V8D-15QP 20引线塑料DIP55 GAL16V8D-15QJ 20引线PLCC90 GAL16V8D-15LP 20引线塑料DIP90 GAL16V8D-15LJ 20引线PLCC90 GAL16V8D-15LS 20引线SOIC25 15 1255 GAL16V8D-25QP 20引线塑料DIP55 GAL16V8D-25QJ 20引线PLCC90 GAL16V8D-25LP 20引线塑料DIP90 GAL16V8D-25LJ 20引线PLCC90 GAL16V8D-25LS 20引线SOIC工业级规范Tpd（ns）Tsu（ns）Tco（ns）Icc（mA）分类号封装7.5 7 5130 GAL16V8D-7LPI 20引线塑料DIP130 GAL16V8D-7LJI 20引线PLCC10 10 7130 GAL16V8D-10LPI 20引线塑料DIP130 GAL16V8D-10LJI 20引线PLCC15 12 10130 GAL16V8D-15LPI 20引线塑料DIP130 GAL16V8D-15LJI 20引线PLCC20 13 1165 GAL16V8D-20QPI 20引线塑料DIP65 GAL16V8D-20QJI 20引线PLCC25 15 1265 GAL16V8D-25QPI 20引线塑料DIP65 GAL16V8D-25QJI 20引线PLCC130 GAL16V8D-25LPI 20引线塑料DIP130 GAL16V8D-25LJI 20引线PLCC元件编号描述×××××××—×× × × ×GAL16V8D 器件名称速度（ns）等级空白 = 商业级I = 工业级L = 低功率功率封装 P = 塑料DIP Q = 1/4功率 J = PLCC S=SOIC输出逻辑宏单元（OLMC）由 GAL16V8仿真的PAL 结构GAL16V8 总体 OLMC 模式16R8 寄存器的 16R6 寄存器的 16R4 寄存器的 16RP8 寄存器的 16RP6 寄存器的 16RP4 寄存器的 16L8 复合的 16H8 复合的 16P8 复合的 10L8 简单的 12L6 简单的 14L4 简单的 16L2简单的10H8 简单的 12H6 简单的 14H4 简单的 16H2 简单的 10P8 简单的 12P6 简单的 14P4 简单的 16P2 简单的下面的讨论是有关构建输出逻辑宏单元的问题。

GAL芯片

第六章时序逻辑电路分析与设计
6.1 时序逻辑电路的基本概念 6.2 同步时序逻辑电路的分析 6.3 异步时序逻辑电路的分析 6.4 同步时序逻辑电路的设计 6.5 典型的时序逻辑集成电路 6.6 时序可编程逻辑器件GAL
(Generic Array Logic)
可编程逻辑器件（PLD）分类
PLD
F＝A＆!B #!A＆B；
Q：=！Q； Q.CLK=CP; when (select==0) then out=d0
else out=d1;
when (S < 9) then S:=S.fb+1
Else S:=0;
WHEN-THEN-ELSE 语句
when X＝＝1 then S:＝B else 件
〔 *.abl *.sch *.abv
逻辑设计
编写逻辑描述文件（源文件输入）
编译与仿真
器件适配
*.jed
写入芯片（编程器）
主要生成文件
*.jed
Isp器件可直接下载
硬件通电测试（统调）
ispEXPERT 设计方法
1. ABEL-HDL语言基本元素 2. 源文件格式 3. ispEXPERT 设计举例
ABEL-HDL基本元素
寄存器的点后缀表示
.CLK
边沿触发器的时钟输入
. SP
同步置1
.SR
同步置0
.AP
异步置1
.AR
异步置0
.FB
寄存器反馈信号
.OE
输出允许
.Q
寄存器输出
…… 常用：
Q:= ;
Q.CLK=CLK1;
（不用的功能端，其点缀方程可不写）
ABEL-HDL基本元素

通用阵列逻辑GAL简介

通用阵列逻辑GAL简介
GAL 是众多英文单词的缩写，分别涉及电子、物理、游戏等领域，但是在电子行业中指的是通用阵列逻辑（Generic Array Logic），是简单PLD 其中的一种。

电子发烧友网小编带大家一起来深入了解什么是GAL、GAL 的优点和
GAL 的基本结构等知识。

什么是GAL？
GAL，generic array logic 的简称，意为通用阵列逻辑。

GAL 器件是从PAL 发现过来的，采用了EECMOS 工艺使得该器件的编程非常方便，另外由于其输出采用了逻辑宏单元结构（OLMC—Output Logic Macro Cell），使得电路的逻辑设计更加灵活。

GAL 的优点
1.具有电可擦除的功能，克服了采用熔断丝技术只能一次编程的缺点，
其可改写的次数超过100 次；
2.由于采用了输出宏单元结构，用户可根据需要进行组态，一片GAL 器件可以实现各种组态的PAL 器件输出结构的逻辑功能，给电路设计带来极大的方便；
3.具有加密的功能，保护了知识产权；
4.在器件中开设了一个存储区域用来存放识别标志——即电子标签的功能。

GAL 器件的基本结构
GAL 有五个部分组成，分别是输入端、与阵列部分、输出宏单元、系统时钟和输出三态控制端。

1.输入端：GAL16V8 的2～9 脚共8 个输入端，每个输入端有一个缓冲器，并由缓冲器引出两个互补的输出到与阵列；。

GAL20V8是通用可编程逻辑器件

GAL20V8是通用可编程逻辑器件GAL20V8是通用阵列逻辑器件，现场可编程器件。

它最多可以有20个输入引脚、最多可以有8个输出引脚。

它既可以实现组合逻辑的逻辑功能，也可以实现时序逻辑的逻辑功能。

通用可编程器件GAL20V8有8个输出引脚，分别标为IO0~IO7，有I1~I10、I12和I13共12个专用输入引脚，另有I0/CLK和I11/OE两个引脚，当被编程的电路需要时钟信号和使用输出允许控制时，时钟脉冲和输出允许控制信号就只能分别从I0/CLK和I11/OE这两个引脚输入；当不需要这两个信号（或一个）时，它们（或一个）可用作数据输入引脚。

IO0~IO7在某些场合，也可用于输入功能，或分时用于输入/输出功能，可由用户决定。

所以说它最多有20个输入、8个输出（至少有2个引脚用于输出）。

GAL20V8内部，包括输入缓冲门、输出反馈缓冲门、与门阵列、输出逻辑宏单元OLMC（内含或阵列）和输出三态门等。

要对通用可编程器件GAL20V8进行编程，需要使用专用的软件工具和能对GAL 器件编程的编程器，才可以向GAL20V8器件内写入所需要的逻辑功能。

设计和操作过程大体如下：1．编辑扩展名为“．PLD” 的源文件，该文件用于描述在GAL20V8内部实现的逻辑功能。

此为文本文件，但格式应符合相应编译软件的要求，也可以用ABEL 语言编辑扩展名为“．ABL”的源文件，只是要有相应的编译软件完成编译才能使用。

2．用相应的软件对已设计的源文件进行编译，以生成GAL20V8的熔丝图文件，扩展名为“.JED”。

3．用编程设备向GAL20V8器件内写入熔丝图文件所规定的内容，即对GAL20V8进行编程。

由于不同厂商提供的编程软件和编程设备有所不同，具体操作细节请阅读有关设备的使用手册。

通用阵列逻辑GAL

首先，从宏观上知道GAL的作用。

通用阵列逻辑，与门是可编程的，或门根据不同的型号的器件有的可以编程有的则不可以。

既然能够编程则能够输入，也能够输出。

如图所示蓝线是32列的与门输入，可编程（控制使用多少列）。

64行组成阵列。

每组都输入到一个OLMC 单元称之为输出逻辑宏。

下面是逻辑宏的内部电路：与矩阵后的8个输入端接到G1的输入端，G1是或门。

其中第一项比较特殊，第一项是经过乘积项选择器(PTMUX)输出到G1的，而乘积项选择器是受G3的输出端来控制的，如果G3的输出为0则从乘积项选择器的0就是接地端输入到G1,如果是G3的输出端为1则将与矩阵的第一项输入到G1.G3是受AC0和AC1（n）的与非门来控制的，AC0和AC1（n）是结构控制字来控制的，结构控制字是编程完后自动生成的（如最下图所示）。

G5是一个三态门，他是受TSMUX（三态门控制数据选择器）控制的，而三态门数据选择器是受AC0和AC1（n）来控制的，当AC0为0，AC1（n）为0的时候Vcc端导通，三态门数据选择器输出高电平Vcc即1，那么三态门导通，此时数据输出；如果是01那么接地，三态门数据选择器输出0，三态门处于高阻态。

此时不能输出，只能做输入端；当为10的时候，受OE的控制，OE接的是外面第11管脚，而管脚跟这里的OE接有一个反相器，外面是低电平有效，到这里是高电平有效；如果是11，那此时的三态门数据选择器受与矩阵的第一项控制，如果是第一项是1那么三态门导通，此时是数据输出端，如果是0那么就是输入端。

OMUX也是一个数据选择器，也是受AC0和AC1（n）的控制（G4），G4输出端如果是0，则从与矩阵出来的数据由G1，G2，到G5，此时是组合数字电路。

如果G4的输出端是1的话，那么会经过D触发器（实际上一个D触发器构成的寄存器），此时就是时序数字电路。

G2是一个异或门，由异或门的性质可知，A异或0等于A,A异或1等于A非，相当于此时加一个缓冲器。

EDA常用术语及英文缩写

EDA常用术语及英文缩写电子设计自动化：EDA
片上系统：SOC
专用集成电路：ASIC
印制电路板：PCB
可编程逻辑器件：PLD
可编程模拟器件：PAC
在系统可编程模拟器件：ispPAC
复杂可编程逻辑器件：CPLD
现场可编辑门阵列：FPGA
硬件描述语言：HDL
可编程只读存储器：PROM
紫外线可擦除只读存储器：EPROM
电可擦除只读存储器：EEPROM
可编程阵列逻辑：PAL
通用阵列逻辑：GAL
可编程逻辑阵列：PLA
可编程逻辑阵列宏单元：LMC
输出逻辑宏单元：OLMC
可编程I/O单元：IOC
可编程内部连线：PIA
可编程逻辑块：CLB
输入/输出模块：IOB
可编程互连资源：PIR
数据选择器：MUX
在系统编程技术，在器件编程时，所用的无根信号线：（1）：ispEN’:编程使能信号。

（2）：SDO:数据输出线。

(3):SLCK:串行时钟线。

（4）:SDI：向串行移位寄存器提供编程数据和其他命令。

（5）：MODE:编程状态机的控制线。

全局布线区：GRP
输出布线区：ORP
逻辑阵列块：LAB
嵌入式阵列块：EAB
逻辑单元：LE
输入/输出单元：IOE
嵌入式系统块：ESB
边界扫描测试技术：BST
数字信号的硬件语言：VHDL Verilog HDL
模拟信号的硬件语言：AHDL
微波信号的硬件描述语言：MHDL。

常用中规模组合逻辑器件

在中等规模的组合逻辑电路设计中，有几种常见的逻辑器件可供选择。

以下是一些常用的中规模组合逻辑器件：1. TTL（Transistor-Transistor Logic，晶体管-晶体管逻辑）：TTL是一种广泛使用的数字逻辑家族，其包括多种子系列，如74xx系列、74LSxx 系列、74ALSxx系列等。

TTL逻辑器件通常使用双极型晶体管和二极管构成，具有较高的速度和较低的功耗。

2. CMOS（Complementary Metal-Oxide-Semiconductor，互补金属氧化物半导体）：CMOS是另一种常见的数字逻辑家族，具有低功耗、高噪声抑制、较高的集成度和较广的工作电压范围等特点。

CMOS逻辑器件通常可以使用CD4000系列或74HC系列等。

3. PAL（Programmable Array Logic，可编程阵列逻辑）：PAL是一种可编程的逻辑器件，通过配置内部的与门阵列和或门阵列，可以实现特定的逻辑功能。

PAL器件通常用于中等规模的逻辑设计，其配置可以通过编程器进行编程。

4. GAL（Generic Array Logic，通用阵列逻辑）：GAL是一种可编程逻辑器件，类似于PAL，但具有更高的逻辑单元密度和更灵活的编程选项。

GAL器件通常具有更大的逻辑容量和更高的速度。

5. FPGA（Field-Programmable Gate Array，现场可编程门阵列）：FPGA 是一种灵活的可编程逻辑器件，可以在硬件级别上实现任意逻辑功能。

FPGA器件可通过编程实现中等规模的逻辑设计，具有高度的可重构性和可定制性。

这些逻辑器件在中等规模的数字逻辑设计中被广泛使用，具有不同的特点和应用场景。

选择适合特定设计需求的逻辑器件需要考虑因素包括功耗、速度、集成度、可编程性以及成本等。

6.3、GAL通用阵列逻辑

6．3 ＧＡＬ通用阵列逻辑通用阵列逻辑GAL是上世纪80年代中期由美国Lattice导体公司率先推出的，可擦写，可重复编程，可加密的PLD器件。

逻辑功能的实现是通过与－或阵列。

GAL的与阵列是可编程的，或阵列一般都是固定连接的。

但也有与阵列和或阵列都可编程的。

GAL在输出结构中采用了输出逻辑宏单元(OLMC)，使得GAL功能更强大。

工艺上采用浮栅技术，使得GAL具有多次可擦除，可编程的特点，这对开发新产品提供了极大的方便。

GAL器件有：GAL16V8，GAL20V8，GAL22V10等几种。

可以实现各种组合，时序，双向和三态等功能。

最常用的是：GAL16V8，只几块钱一片。

16V8：共16个Input脚，8个Output脚。

20V8：共20个Input脚，8个Output脚。

22V10：共22个Input脚，10个Output脚。

下面以GALl6V8（20脚的芯片）为例介绍GAL的内部结构和工作原理，为理解其它高密度的PLD器件打下基础。

一. 引脚的含义含义：16个输入脚8个输出脚(也可作为输出脚)1个时钟输入脚也可作为输入脚。

1个输出使能输入脚二. GAL16V8的结构框图和特点OLMC：Output Logic Macro Cell 输出逻辑宏单元三. GAL16V8的内部结构和片上的资源(1).32*64位的可编程与逻辑阵列8个输入量及8个反馈量，共计32个原反变量，(从左到右)从上到下每个OLMC有一个8个输入的与门，共计64个。

8个OLMC输出逻辑宏单元10个输入缓冲器8个三态输出缓冲器和8个反馈／输入缓冲器．(2)与逻辑阵列的每个交叉点上设有E2CMOS编程单元，图(手画)是3个编程单元构成的与门。

假定编程后，T2，T4的浮置栅上没有带负电荷，而T6的浮置栅上存储了足够的负电荷，则T2，T4导通而T6截止。

因此，A，B 和P之间是编程连接，而C和P之间没有连接，于是得到P＝A·B。