数字电路第5章触发器

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第五章触发器

数字电子技术第五章触发器1. 触发器是。

2. 触发器有两个稳定的状态，可用来存储数码和（只要电源不断电）。

触发器按其逻辑功能可分为触发器、触发器、触发器、触发器等四种类型。

按触发方式可以分为：、、。

3. 触发器有个稳定状态，通常用端的输出状态来表示触发器的状态。

4. 或非门构成的SR 锁存器的输入为 S =1、R =0，当输入S 变为0时，触发器的输出将会（）。

（A ）置位（B ）复位（C ）不变5. 与非门构成的SR 锁存器的输入为0 0==R S 、，当两输入的0状态同时消失时，触发器的输出状态为（）（A ）1 0==Q Q 、（B ）0 1==Q Q 、（C ）1 1==Q Q 、（D ）状态不确定 6. 触发器引入时钟脉冲的目的是（）（A ）改变输出状态（B ）改变输出状态的时刻受时钟脉冲的控制（C ）保持输出状态的稳定性7. 与非门构成的SR 锁存器的约束条件是（）（A ）0=+R S （B ）1=+R S （C ）0=⋅R S （D ）1=⋅R S8. “空翻”是指（）（A ）在时钟信号作用时，触发器的输出状态随输入信号的变化发生多次翻转（B ）触发器的输出状态取决于输入信号（C ）触发器的输出状态取决于时钟信号和输入信号（D ）总是使输出改变状态9. JK 触发器处于翻转时，输入信号的条件是（）(A)J =0 , K =0 (B)J =0 , K =1 (C) J =1 , K =0 (D)J =1 , K =110. J =K =1时，JK 触发器的时钟输入频率为120Hz ，Q 输出为（）（A）保持为高电平（B）保持为低电平（C）频率为60Hz的方波（D）频率为240Hz的方波*，则输入信号为（）11. JK触发器在CP的作用下，要使QQ（A）J=K=0 （B）J=1 , K=0 （C）J=K=Q （D）J=0 , K=112. 下列触发器中，没有约束条件的是（）（A）SR锁存器（B）主从JK触发器（C）钟控RS触发器13. 某JK触发器工作时，输出状态始终保持为1，则可能的原因有（）（A）无时钟脉冲输入（B）J=K=1 （C）J=K=0 （D）J=1 , K=0 14. 归纳基本RS触发器、同步触发器、主从触发器和边沿触发器触发翻转的特点。

第5章触发器

6
表5-1 或非门组成的基本RS触发器的真值表
R
பைடு நூலகம்
S
Q
Q
不变 0 1 0*
触发器状态保持置1 置0 不定
0 0 1 1
0 1 0 1
不变 1 0 0*
7
对于图5-1（b），可作同样分析。这种触发器是以低电平作为输入有效信号的，在逻辑符号的输入端用小圆圈表示低电平输入信号有效，它的真值表如表5-2所示。由于S=R=0时出现了Q==1的状态，而且当S和R同时撤去（变到1）后，触发器的状态将不能确定是1还是0。因此这种情况也应当避免。
18
图5-5 开关触点抖动消除电路图5-5不仅可以消除开关的抖动，而且从波形可以看出，此电路还可作为手动单次脉冲产生电路使用，譬如可以应用在数字电路实验设备中。
19
5.2 D触发器
导读: 导读在这一节中，你将学习：在这一节中，你将学习：电平触发与边沿触发的概念电平触发D触发器的特点与逻辑功能电平触发触发器的特点与逻辑功能边沿触发D触发器的特点与逻辑功能边沿触发触发器的特点与逻辑功能异步清0与异步置与异步置1 异步清与异步置集成D触发器触发器74LS74 集成触发器
10
2．集成基本RS触发器．集成基本触发器触发器74LS279
集成基本RS触发器74LS279的内部包含4个基本RS触发器，输入信号均为低电平有效，其逻辑符号和引脚图如图5-3所示，应该注意的是图中有两个基本RS触发器具有两个输入端S1和S2，这两个输入端的逻辑关系为与逻辑，每个基本RS触发器只有一个Q输出端。
21
图5-6 D触发器
22
R=D
当CP=1时，将 S = D ，R = D ，代入钟控RS 时代入钟控触发器的特性方程（），即得到触发器的特性方程（5.2.1），即得到触发器的特），即得到D触发器的特性方程为：性方程为：

数字电子技术实验五触发器及其应用（学生实验报告）

数字电⼦技术实验五触发器及其应⽤（学⽣实验报告）实验三触发器及其应⽤1．实验⽬的(1) 掌握基本RS、JK、D和T触发器的逻辑功能(2) 掌握集成触发器的逻辑功能及使⽤⽅法(3) 熟悉触发器之间相互转换的⽅法2．实验设备与器件(1) ＋5V直流电源(2) 双踪⽰波器(3) 连续脉冲源(4) 单次脉冲源(5) 逻辑电平开关(6) 逻辑电平显⽰器(7) 74LS112（或CC4027）；74LS00（或CC4011）；74LS74（或CC4013）3．实验原理触发器具有 2 个稳定状态，⽤以表⽰逻辑状态“1”和“0”，在⼀定的外界信号作⽤下，可以从⼀个稳定状态翻转到另⼀个稳定状态，它是⼀个具有记忆功能的⼆进制信息存贮器件，是构成各种时序电路的最基本逻辑单元。

(1) 基本RS触发器图4-5-1为由两个与⾮门交叉耦合构成的基本RS触发器，它是⽆时钟控制低电平直接触发的触发器。

基本RS触发器具有置0 、置1 和保持三种功能。

通常称S为置“1”端，因为S＝0（R＝1）时触发器被置“1”；R为置“0”端，因为R＝0（S＝1）时触发器被置“0”，当S=R=1时状态保持；S＝R＝0时，触发器状态不定，应避免此种情况发⽣，表4-5-1为基本RS触发器的功能表。

基本RS触发器。

也可以⽤两个“或⾮门”组成，此时为⾼电平电平触发有效。

图4-5-1 基本RS触发器(2) JK触发器在输⼊信号为双端的情况下，JK触发器是功能完善、使⽤灵活和通⽤性较强的⼀种触发器。

本实验采⽤74LS112双JK触发器，是下降边沿触发的边沿触发器。

引脚功能及逻辑符号如图4-5-2所⽰。

JK触发器的状态⽅程为Q n+1＝J Q n＋K Q nJ和K是数据输⼊端，是触发器状态更新的依据，若J、K有两个或两个以上输⼊端时，组成“与”的关系。

Q与Q为两个互补输出端。

通常把 Q＝0、Q＝1的状态定为触发器0 状态；⽽把Q＝1，Q＝0定为 1 状态。

图4-5-2 74LS112双JK触发器引脚排列及逻辑符号下降沿触发JK触发器的功能如表4-5-2注：×— 任意态↓— ⾼到低电平跳变↑— 低到⾼电平跳变Q n （Q n ）— 现态 Q n+1（Q n+1）— 次态φ— 不定态JK 触发器常被⽤作缓冲存储器，移位寄存器和计数器。

第5章锁存器与触发器

《数字电路与逻辑设计》
3) 状态转换图与激励表
将锁存器两个状态之间的转换及其所需要的输入条件用图形的方式表示称为状态转换图（简称为状态图），用表格的形式表示则称为激励表。
基本SR锁存器的状态图如下图所示，表5-2为其激励表。
表5-2 基本SR锁存器的激励表
SD=0
RD=´
0
SD=1 RD=0
《数字电路与逻辑设计》
第5章锁存器与触发器
本章主要内容
5.1 基本锁存器及其描述方法 5.2 门控锁存器 5.3 脉冲触发器 5.4 边沿触发器 5.5 逻辑功能和动作特点
《数字电路与逻辑设计》
本章重点：
掌握锁存器与触发器的电路结构、逻辑功能和动作特点
本章难点：
触发器的工作原理
《数字电路与逻辑设计》
此外，锁存器的功能还可以用状态转换图和激励表表示。
《数字电路与逻辑设计》
1) 特性表（真值表）基本锁存器的特性表如表5-1所示。
表5-1 基本SR锁存器特性表与非门构成的锁存器或非门构成的锁存器 SD RD Q Q* SD RD Q Q* 1 1 0 0 0000 1 1 1 1 0011 1 0 0 0 0100 1 0 1 0 0110 0 1 0 1 1001 0 1 1 1 1011 0 0 0 × 1 1 0× 0 0 1 × 1 1 1×
《数字电路与逻辑设计》
(2) CLK为高电平时，由于SD=(S·CLK)=S、RD=(R·CLK)=R，因此门控锁存器将根据输入信号S和R实现其相应的功能。
将SD=S、RD=R代入到基本锁存器的特性方程Q*=SD+RD·Q，可得到门控锁存器的特性方程为
Q*=S+R·Q

脉冲与数字电路第五章触发器

D=J/Qn +/KQn
5、边沿触发器（ET FF）（续7）
2〉JK触发器转换为D触发器 D触发器和JK触发器的输出与输入的关系可以用下表表示（即激励表）：
根据上表可写出JK与D、Q的关系：J=D、K=/D。
5、边沿触发器（ET FF）（续8） 1、按键去抖动（消颤）； 2、开机置位； 3、异步脉冲同步化；
4、主从触发器（MS FF）（续3）
3>带数据锁存的主从JK触发器：
4、主从触发器（MS FF）（续4）
时序图：
5、边沿触发器（ET FF）
1、主从JK触发器去缺点：在CP=1时，要求JK信号保持不变。存在的一次变化问题，能接收干扰信号并记忆下来，造成误码。解决办法是减小CP=1的时间，可能造成状态翻转不稳定。 2、边沿触发器优点：利用时钟脉冲的有效边沿（上升沿或下降沿）将输入的变化反映在输出端，而在CP=0及CP=1不接收信号，输出不会误动作。 3、常见的边沿触发器有：维持阻塞型、传输迟延实现的边沿触发器、CMOS 的边沿触发器，随着CMOS器件的广泛使用，今后大部分是采用CMOS边沿触发器。
5、边沿触发器（ET FF）（续1）
4、边沿D触发器：
5、边沿触发器（ET FF）（续2）
5、边沿JK触发器:
5、边沿触发器（ET FF）（续3）
6、T触发器（T FF）：
*翻转触发器（1位二进制计数器）
5、边沿触发器（ET FF）（续4）
7、多能触发器：
5、边沿触发器（ET FF）（续5）
8、触发器逻辑功能转换在集成触发器中，使用较广的主要是D触发器和JK 触发器，有时需要将一种类型的触发器转换为其它类型的触发器。不同触发器的相互转换的模型可描述为：

数字电子技术习题课

CP A Q0 Q1 V0
输出波形
第9页/共36页
第5章、触发器
例5：画出与或非门的输出端T以及在时钟CP作用下触发器输出波形。设触发器初态为零。
CP
A
B
C
T
（a）
Q
Q
电路及输入波形第10页/共36页
（b）
第5章、触发器
解：该触发器是下降沿触发的JK触发器，触发器的两个输入端J和K连在一起，构成T触发器。与或非门的输出构成T触发器的输入信号，若 T=1，Q翻转；若T=0，Q保持。输出波形见下图。
都没有发生变化，所以由CP下降沿的R、S值决定输出状态。
第一个CP下降沿：S=1，R=0，触发器输出置1，Q由初态0变1；
第二个CP下降沿：S=0，R=1，触发器输出复位，Q由1变0；
第三个CP下降沿：S=0，R=0，触发器输出保持原来值，Q仍为0；
第四个CP下降沿：S=1，R=1，触发器输出不确定，Q为不定；
题5.19 试写出图P5.19（a）中各电路的次态函数（即Q1 、 n1Q 2、n1Q 3、n1Q 4 n1 与现态和输入变量之间的函数式），并画出在图P5.19（b）所给定信号的作用下Q1、Q2、Q3、Q4的电压波形。假定各触发器的初始状态均为Q=0。
图P5.19
第30页/共36页
第5章、触发器
图P5.15
第25页/共36页
第5章、触发器
解：此图为带异步置位、复位的上升沿触发的JK触发器，由图可知：
异步置位、复位端均为高电平有效，SD始终接“0”无效，所以输出不会出现异步置位的情况；RD初始为1，所以触发器输出初始状态为复位状态0。
由边沿触发器的特点可知：边沿触发器的输出状态仅取决于边沿时刻瞬间的输入数据。图中注意RD 值的变化情况。

第05章触发器习题解N

图A5.7
[题5.8] 在脉冲触发触发器电路中，若S、R、CLK端的电题在脉冲触发SR触发器电路中触发器电路中，、、端的电压波形如图P5.8所示，试画出、Q'端对应的电压波形。假所示，端对应的电压波形。压波形如图所示试画出Q、端对应的电压波形定触发器的初始状态为Q=0。定触发器的初始状态为。
触发器逻辑功能的定义和脉冲触发方式的动作特点(主从结解：根据SR触发器逻辑功能的定义和脉冲触发方式的动作特点主从结根据触发器逻辑功能的定义和脉冲触发方式的动作特点构触发器属于脉冲触发方式)，即可画出如图A5.7所示的输出电压波形图。所示的输出电压波形图。构触发器属于脉冲触发方式，即可画出如图所示的输出电压波形图
解：根据D触发器逻辑功能的定义及维持阻塞结构所具有的边沿触发方根据触发器逻辑功能的定义及维持阻塞结构所具有的边沿触发方即可画出Q和的电压波形如图的电压波形如图A5.14。式，即可画出和Q'的电压波形如图。
图A5.14
[题5.15] 已知题已知CMOS边沿触发方式触发器各输入端的电压边沿触发方式JK触发器各输入端的电压边沿触发方式波形如图P5.15所示，试画出、Q'端对应的电压波形。所示，端对应的电压波形。波形如图所示试画出Q、端对应的电压波形
触发器逻辑功能的定义及边沿触发方式的动作特点，解：根据D触发器逻辑功能的定义及边沿触发方式的动作特点，即可画根据触发器逻辑功能的定义及边沿触发方式的动作特点出Q、Q'端的电压波形如图A5.13。、端的电压波形如
图A5.13
[题5.14] 已知维持阻塞结构触发器各输人端的电压波形如题已知维持阻塞结构D触发器各输人端的电压波形如所示，端对应的电压波形。图P5.14所示，试画出、Q'端对应的电压波形。所示试画出Q、端对应的电压波形

数字电路第五章锁存器和触发器

Q3
Q
S 1S
Q
G1 G3
使能信号控制门电路
2、工作原理
E=0：状态不变
E=1： Q3 = S Q4 = R R
G4
G2
& Q4 ≥1
Q
状态发生变化。
S=0，R=0：Qn+1=Qn
E
S=1，R=0：Qn+1=1
≥1
&
Q
S=0，R=1：Qn+1=0
S
Q3 G1
G3
S=1，R=1：Qn+1= Ф
逻辑门控SR锁存器的E、S、R的波形如下图虚线上边所示，锁存器的原始状态为Q = 0，试画出Q3、Q4、Q和Q 的波形。
或非门
G1
G2
Q T1 T4 Q
T3 R
T6 S
T2 T5
初态：R、S信号作用前Q端的次态：R、S信号作用后Q端的
状态，初态用Q n表示。
状态次态用Q n+1表示。
1) 工作原理 R=0、S=0
状态不变
0 G1
R
≥1
11
Q
R
0 G1
≥1
00
Q
G2 ≥1 S
0
0
Q
若初态 Q n = 1
G2 ≥1 S
建立时间tSU ：保证与D 相关的电路建立起稳定的状态，使触发器状态得到正确的转换。保持时间tH ：保证D状态可靠地传送到Q 触发脉冲宽度tW ：保证内部各门正确翻转。传输延迟时间tPLH和tPHL ：时钟脉冲CP上升沿至输出端新状态稳定建立起来的时间最高触发频率fcmax ：触发器内部都要完成一系列动作，需要一定的时间延迟，所以对于CP最高工作频率有一个限制。

电子线路基础数字电路实验5 触发器

实验五触发器一、实验目的1. 掌握基本RS触发器、JK触发器、D触发器和T触发器的逻辑功能。

.2. 熟悉各类触发器之间逻辑功能的相互转换方法。

二、实验原理触发器是具有记忆功能的二进制信息存贮器件，是时序逻辑电路的基本单元之一。

触发器按逻辑功能可分RS、JK、D、T触发器；按电路触发方式可分为主从型触发器和边沿型触发器两大类。

图8—1所示电路由两个“与非”门交叉耦合而成的基本RS触发器，它是无时钟控制低电平直接触发的触发器，有直接置位、复位的功能，是组成各种功能触发器的最基本单元。

基本RS触发器也可以用两个“或非”门组成，它是高电平直接触发的触发器。

图8—1 图8—2JK触发器是一种逻辑功能完善，通用性强的集成触发器，在结构上可分为主从型JK触发器和边沿型JK触发器，在产品中应用较多的是下降边沿触发的边沿型JK触发器。

JK触发器的逻辑符号如图8—2所示。

它有三种不同功能的输入端，第一种是直接置位、复位输入端，用和表示。

在S=0，R=1或R=0，S=1时，触发器将不受其它输入端状态影响，使触发器强迫置“1”(或置“0”)，当不强迫置“1”(或置“0”)时，S、R都应置高电平。

第二种是时钟脉冲输入端，用来控制触发器触发翻转(或称作状态更新)，用CP表示(在国家标准符号中称作控制输入端，用C表示)，逻辑符号中CP端处若有小园圈，则表示触发器在时钟脉冲下降沿(或负边沿)发生翻转，若无小园圈，则表示触发器在时钟脉冲上升沿(或正边沿)发生翻转。

第三种是数据输入端，它是触发器状态更新的依据，用J、K表示。

JK触发器的状态方程为本实验采用74LS112型双JK 触发器，是下降边沿触发的边沿触发器，引脚排列如图8—3所示。

表8—1为其功能表。

图8—3 图8—4D 触发器是另一种使用广泛的触发器，它的基本结构多为维阻型。

D 触发器的逻辑符号如图8—4所示。

D 触发器是在CP 脉冲上升沿触发翻转，触发器的状态取决于CP 脉冲到来之前D 端的状态，状态方程为Q n+1 =D注: × −− 任意态; ↓ −− 高到低电平跳变注: ↑ −− 低到高电平跳变 Q n (Q n ) −− 现态; −− 次态 ϕ −− 不定态本实验采用74LS74型双D 触发器, 是上升边沿触发的边沿触发器, 引脚排列如图8—5所示。

(2021年整理)数字逻辑第五章

（完整）数字逻辑第五章编辑整理：尊敬的读者朋友们：这里是精品文档编辑中心，本文档内容是由我和我的同事精心编辑整理后发布的，发布之前我们对文中内容进行仔细校对，但是难免会有疏漏的地方，但是任然希望（（完整）数字逻辑第五章）的内容能够给您的工作和学习带来便利。

同时也真诚的希望收到您的建议和反馈，这将是我们进步的源泉，前进的动力。

本文可编辑可修改，如果觉得对您有帮助请收藏以便随时查阅，最后祝您生活愉快业绩进步，以下为（完整）数字逻辑第五章的全部内容。

第五章触发器------—----——-—--—-——-—-——------———--—-———--———————-——-—-—-———-—————-——-—---1 ：具有：置0、置1、保持和翻转功能的触发器是（ ).A：JK触发器B:SR触发器C：D触发器D：T触发器您选择的答案: 正确答案： A知识点：JK触发器的特性为：J=0， K=0时，Q状态为保持；J=0， K=1时，Q状态为置0；J=1， K=0时，Q状态为置1;J=1, K=1时,Q状态为翻转--—--———----—----—---—---—---—-——--—-——--——--—--------——--—--———-—--—-------2 ：对于JK触发器，输入J＝0，K＝1，CLK脉冲作用后,触发器的次态应为（）。

A：0B:1C：Q'D:不确定您选择的答案: 正确答案： A知识点：JK触发器的特性为：J=1， K=1时，Q状态为翻转，即Q= Q’-————---———---————--————--—-——-————--—---—-——-—-—---——--—--------——--—--—-—-3 ：有一个或非门构成的SR锁存器，欲使该锁存器保持原态即Q*=Q,则输入信号应为（）。

A：S＝R＝0B：S＝R＝1C：S＝1，R＝0D：S＝0，R＝1您选择的答案：正确答案： A知识点：或非门构成的SR锁存器的特性为：R=1, S=0 Q＊=0, Q*'=1,即锁存器被置0（0状态）；R=0, S=1 Q＊=1， Q＊'=0，即锁存器被置 1（1状态）;R=S=0， Q*=Q，即锁存器保持原态；R= S=1 Q*=Q＊'=0，此为不允许输入。

数字电子技术基础第五章触发器

S
(a)
(a)防抖动开关电路图
uA Q uB Q
Q
反跳
反跳
Q (b)
(b)开关反跳现象及改善后的波形图
20
5.3 同步触发器
实际工作中，触发器的工作状态不仅要由触发输入信号决定，而且要求按照一定的节拍工作。为此，需要增加一个时钟控制端 CP。
CP 即 Clock Pulse，它是一串周期和脉宽一定的矩形脉冲。
具有时钟脉冲控制的触发器称为时钟触发器，
又称钟控触发器。
同步触发器是其中最简单的一种，而基本 RS 触发器称异步触发器。
21
(一)同步 RS 触发器
1. 电路结构与工作原理 Q 基本 RS 触发器 Q
G1
S1 Q3 G3
G2
Q4 R1 G4
S
10 CP
R
增加了由时钟 CP 控制的门 G3、G4
工作原理 ★ CP = 0 ，G3、G4 被封锁。基本 RS 触发器的输入均为 1，触发器状态保持不变。
的作用下，状态转换的方向。
尾端：表示现态，箭头
指向表示次态。
16
(3) 特征方程（也称为状态方程或次态方程）
RD SD Qn Qn+1
说明
0 0 0 × 触发器状态不定
0 0 1×
0 1 0 0 触发器置 0 0110
1 0 0 1 触发器置 1 1011
1 1 0 0 触发器保持原状态不变 1111
9
2. 工作原理及逻辑功能 Q 1 触发器被置 1 0 Q
G1
G2
11
0 SD
输入 RD SD 00 01 10 11
输出 QQ
01 10

数字电子技术第5章

锁存器电路图
(1)
E CP 1D 1
(11) 1
C1
(3)
1D Q
C1
EN
(2) 1Q
1
EN
(4) 2D
1D C1 Q
(5) 2 Q
1
EN
(6)
D
3Q
1
＆ ≥1 Q
(7) 3D
19) 4 Q
1D C1
Q
1
＆ ≥1
(12)
Q
5Q
EN
5D
(13)
1D C1 Q
1
CP
图5-13 一位D锁存器逻辑图
EN
(15)
6D
(14)
6Q
1D C1
Q
1
EN
(16)
7D
(17)
1D C1
Q
1
7Q
EN
8D
(18)
(19)
1D
Q
1
8Q
（3）移位寄存器
移位寄存器不仅可以存储代码，还可以将代码移位。 ⑴四位右移移位寄存器的原理：
并行输出
Q0 DI FF0 1D Q C1 CP FF1 1D Q1 FF2 1D Q C1 Q2 FF3 1D C1 Q Q3 DO
表5-4 74194的工作状态表
Rd
0 1 1 1 1
S1 S0 × 0 0 1 1 × 0 1 0 1
工作状态清零保持右移左移送数
CP A
＆＆＆＆＆＆＆
1
并行输出
FA QA Q 1 FB QB Q 1 1S C1 1R R FC Q C Q 1 FD QD Q 1S C1 1R R
74161的逻辑符号

数字电子技术第五章触发器

0
1
10 0 0
10 1 0
11 0 0
11 1 1
与非门SR锁存器的约束条件： R’D+S’D =1即 RDSD =0 。
SD ' RD ' Q Q *
0 0 0 1① 0 0 1 1① 10 00 10 10 01 01 01 11 11 00 11 11
不允许
置0 置1 保持
激励信号输入端低电平有效。
反相器
0
门电路不具备记忆功能
用G2门将VO1反相，并接G1的另一个输入端；则VI1信号消失，VO1的低电平和VO2的高
电平也能保持。
SR锁存器
SR锁存器原理图
符号
SR锁存器：是各种触发器的基本组成部分，有两个
能自行保持的稳定状态。
SD、RD为激励输入端，定义输出端的Q=1、Q’=0 为锁存器的1状态，Q=0、Q’=1为锁存器的0状态。
1 0 01 1 1 1 00 1
Q*=1 置1 1 1 01 1
1 0 10 0 Q*=0 置0
1 0 11 0
1 1 1 0 1①
1
1 1 1 1①
不允许
约束条件SR=0。否则当S、R同时由1变为0，或者S=R=1 时CLK回到0，触发器的次态将无法确定。
图形符号：C1表示编号为1的一个CLK控制信号。1S和 1R表示受C1控制的两个输入信号，只有在C1为有效电平
时,1S和1R信号才起作用。输入端处没有小圆圈表示CLK高
电平有效，有小圆圈则低电平有效。
SD’ 异步置1输入端和RD’ 异步置0输入端，可立即将触
发器置1或置0，不受时钟信号的控制。异步置位复位输入端低电平有效，正常工作时应使其无效(处于高电平)。

数字技术电路课件第五章触发器

5.2
一、主从RS触发器 1．电路结构
主从触发器
Q Q
由两级同步RS触
发器串联组成。 G1～G4组成从触发器，G5～G8组成主触发器。 CP 与CP’互补，使两个触发器工
CP Q ┌ Q ┌
从 G1 & 触发器 G 3 & & G2
&
G4
1R C1 1S
Q' G5 & 主触发器 G7 & R &
知输入R、S的波形图，画出两输出端的波形图。解：由表 5.1.1 知，当 R、 S都为高电平时，触发器保持原状态不变；当S 变低电平时，触发器翻转为1状态；当R 变低电平时，触发器翻转为 0 状态；不允许 R 、 S 同时为低电平。
R S
Q Q
2．用或非门组成的基本RS触发器
Q Q
Q Q
Q ┌ Q ┌
Q ┌ Q ┌ C1 1T
Q
n1
T Q TQ
n
n
当 T 触发器的输入控制端为 T=1 时，称为T’触发器。 T’触发器的特性方程为：
1K C1 1J
Q n1 Q n
CP
T
4．主从JK触发器存在的问题——一次变化现象
例5.2.2 已知主从 JK触发器 J、 K的波形如图所示，画出输出 Q的波形图（设初始状态为0）。
Q' G6 1 G9
作在两个不同的
时区内。
&
G8 S
CP
2．工作原理
主从触发器的触发翻转分为两个节拍：（1）当CP＝1时，CP’＝0，从触发器被封锁，保持原状态不变：主触发器工作，接收R和S端的输入信号。（2）当CP由1跃变到0时，即CP=0、CP’＝1。主触发器被封锁，输入信号 R、S不再影响主触发器的状态；从触发器工作，接收主触发器输出端的状态。特点：（1）主从触发器的翻转是在CP由1变0时刻（CP下降沿）发生的。

闫石数字电路第5章

特性方程：特性方程：
Q* = S + R′Q SR = 0
基本RS触发器动作特点基本触发器动作特点: 触发器动作特点输入信号在全部作用时间内都直接改变输出端Q和的状态。输出端和Q′的状态。
例5.2ห้องสมุดไป่ตู้1
1 1 0 1 1 0 1 0 0 1 1 0 0 0 1 0 0 1 1 1 0 1 0 1 1 0 0 1 1 0 1 1
1 0 1 0 1
四、边沿触发的触发器
1.用两个电平触发触发器组成的边沿触发器用两个电平触发D触发器组成的边沿触发器用两个电平触发
上升沿触发逻辑符号
复位端的CMOS边沿触发触发器边沿触发D触发器带异步置位、复位端的边沿触发
异步置位端（高异步置位端（电平有效）电平有效）
异步复位端（异步复位端（高电平有效）电平有效）
例5.4.3 第三个CLK=1期间，第二个CLK＝1期间，＝期间，期间，第三个第二个期间期间 Q=1,J=0,K=1,主触 Q=0，J=K=1,主触发，主触主触发发器被置0；器被置1，虽然CLK 发器被置；虽然器被置，虽然 CLK下降沿到达时下降沿到达时下降沿到达时又回到又回到K=0,但从触 J=0,从触发器保持输又回到从触发器保持输但从触发器输出Q 出Q*=1。发器输出 *=0. 。
2.维持阻塞边沿触发器维持阻塞边沿触发器
多输入端
低电平有效
上升沿触发
3.利用传输延迟时间的边沿触发器利用传输延迟时间的边沿触发器特性表
下降沿触发
边沿触发器动作特点: 边沿触发器动作特点触发器的次态仅仅取决于时钟信号的上升沿（下降沿）到达时输入的逻辑状态，升沿（下降沿）到达时输入的逻辑状态，而在这以前或以后，在这以前或以后，输入信号的变化对触发器输出的状态没有影响。输出的状态没有影响。

数电课件第五章锁存器和触发器

器和主从触发器等。
不同类型的触发器具有不同的工作特性和应用场景，可以根据实际需求选择合适的触发器类型。
03 锁存器和触发器的应用
在时序逻辑电路中的应用
存储数据
锁存器和触发器可以用于存储数据，在时序逻辑电路中作为寄存器使用，保存数据以便后续处理。
控制信号
锁存器和触发器可以用于控制信号的传递，在时序逻辑电路中作为控制门使用，根据输入信号的变化来控制输出信号的输出。
数电课件第五章锁存器和触发器
目录
• 锁存器概述 • 触发器概述 • 锁存器和触发器的应用 • 锁存器和触发器的实例分析 • 总结与展望
01 锁存器概述
定义与特点
01
02
定义：锁存器是一种具特点有存储功能的电路，能在特定条件下保存数据，即使在电源关闭或电路其他部分出现故障的情况下也能保持数据的完整性。
分析
通过仿真验证了74HC74的触发器功能，并对其工作原理有了更深入的理解。
05 总结与展望
锁存器和触发器的重要性和应用价值
锁存器和触发器是数字电路中的基本元件，在时序逻辑电路和组合逻辑电路中有着广泛的应用。
锁存器能够存储二进制数据，在数字系统中起到数据存储和传输的作用；触发器则能够记忆二进制数据的状态，常用于实现时序逻辑电路如计数器和寄存器等。
03
04
05
具有记忆功能，能够保存前一个状态；
在时钟信号的驱动下，通常由逻辑门电路构成，完成数据的存储和读取；如与门、或门和非门等。
工作原理
在时钟信号的控制下，锁存器在数据输入端接收数据，并在数据输出端输出数据。
当时钟信号处于低电平状态时，锁存器处于关闭状态，无法接收新的数据输入。

5-第五章触发器Flip-Flop解析

称为：不定状态。
此情形应尽量避免。
因此我们得到了基本RS触发器的功能表如下：
S
R
Q
0
0 不定
0
1 置1
1
0 清0
1
1 保持
S 和 R 均为低电平有效，故： S 称为：置1输入端或置位输入端 R 称为：清0输入端或复位输入端
如果我们规定触发器原来的状态称为“现态”（用Qn表示，简记为
Q），将触发器由于输入值的影响后的输出状态称为“次态”（用 Qn+1
将输入值代入特征方程得：
Qn1 TQ T Q 0 Q 0 Q Q
Qn1 TQ T Q 1 Q 1 Q Q
真值表 TQ 00 01 10 11
Qn+1
0 保持 1
1 翻转 0
状态图
6、T’触发器将T触发器的T端接高电平即为T’触发器。 T’触发器的特征方程为：
Qn1 TQ T Q 1 Q 1 Q Q
1
1Q Q
B）当S=0，R=1时（即S 1, R 0）
1 1
11 1 0 可以保证门1的输出值为0。
Q
0
可以保证门2的输出值为1
0Q 0 1
此时，触发器的Q端始终输出低电平0，称为：触发器复位或触发器
清0。
C）当S=1，R=0时（即S 0, R 1）
0Q 0 1
0
可以保证门1的输出值为1。
1 翻转反过来使用，即：当触发器状态保持时，T＝0 当触发器状态翻转时，T＝1
1101 1
填卡诺图，化简得：
1110 1
0 01 0 1 01 1
作图得：
Qn1 J Q KQ
⑧用T触发器实现D触发器功能。分析：T触发器是现有触发器，而D触发器为待求。所以应求出用D来表示T的表达式。解：比较两种触发器的特征方程得：