典型时序逻辑电路习题
(完整版)时序逻辑电路习题与答案
第12章时序逻辑电路自测题一、填空题1．时序逻辑电路按状态转换情况可分为时序电路和时序电路两大类。
2．按计数进制的不同，可将计数器分为、和N进制计数器等类型。
3．用来累计和寄存输入脉冲个数的电路称为。
4．时序逻辑电路在结构方面的特点是：由具有控制作用的电路和具记忆作用电路组成。
、5．、寄存器的作用是用于、、数码指令等信息。
6．按计数过程中数值的增减来分，可将计数器分为为、和三种。
二、选择题1．如题图12.1所示电路为某寄存器的一位，该寄存器为。
A、单拍接收数码寄存器；B、双拍接收数码寄存器；C、单向移位寄存器；D、双向移位寄存器。
2．下列电路不属于时序逻辑电路的是。
A、数码寄存器；B、编码器；C、触发器；D、可逆计数器。
3．下列逻辑电路不具有记忆功能的是。
A、译码器；B、RS触发器；C、寄存器；D、计数器。
4．时序逻辑电路特点中，下列叙述正确的是。
A、电路任一时刻的输出只与当时输入信号有关；B、电路任一时刻的输出只与电路原来状态有关；C、电路任一时刻的输出与输入信号和电路原来状态均有关；D、电路任一时刻的输出与输入信号和电路原来状态均无关。
5．具有记忆功能的逻辑电路是。
A、加法器；B、显示器；C、译码器；D、计数器。
6．数码寄存器采用的输入输出方式为。
A、并行输入、并行输出；B、串行输入、串行输出；C、并行输入、串行输出；D、并行输出、串行输入。
三、判断下面说法是否正确，用“√"或“×"表示在括号1．寄存器具有存储数码和信号的功能。
( )2．构成计数电路的器件必须有记忆能力。
( )3．移位寄存器只能串行输出。
( )4．移位寄存器就是数码寄存器，它们没有区别。
( )5．同步时序电路的工作速度高于异步时序电路。
( )6．移位寄存器有接收、暂存、清除和数码移位等作用。
（）思考与练习题12.1.1 时序逻辑电路的特点是什么?12.1.2 时序逻辑电路与组合电路有何区别?12.3.1 在图12.1电路作用下，数码寄存器的原始状态Q3Q2Q1Q0=1001，而输入数码D3D2D1D0=0110时，在CP的作用下，Q3Q2Q1Q0状态如何变化?12.3.2 题图12.2所示移位寄存器的初始状态为111，画出连续3个C P脉冲作用下Q2Q1Q0各端的波形和状态表。
数电-时序逻辑电路练习题(修改) (2)
第
22
页
数字电子技术 8、计数器工作时，对
第 5 章 时序逻辑电路 出现的个数进行计数。
填空题
参考答案
分析提示
时钟脉冲CP
计数器，在时钟脉冲CP作用下进行状态转换，并用不同的 状态反应时钟脉冲CP出现的个数。
第
23
页
数字电子技术
第 5 章 时序逻辑电路
填空题
9、构成一个2n 进制计数器，共需要
个触发器。
第 3 页
数字电子技术
第 5 章 时序逻辑电路
单项选择题
3、图示各逻辑电路中，为一位二进制计数器的是
Q Q
Q Q
(
)。
C1 1D
A
Q
CP
√
Q
C1 1D
B
CP
×
_
Q
_
Q 1J
C
C1 1J 1K CP
×
D
C1 1K 1 CP
×
分析提示
一位二进制计数器的状态方程为
Q n 1 Q
n
每作用1个时钟CP 信号，状态变化1次。 按各电路的连接方式，求出驱动方程 并代入特性方程 。
第 21 页
数字电子技术
第 5 章 时序逻辑电路
填空题
7、根据计数过程中，数字增、减规律的不同，计数器可分为
计数器、 计数器和可逆计数器三种类型。
参考答案 分析提示
加法
减法
加法计数器：在时钟脉冲CP作用下，计数器递增规律计数。 减法计数器：在时钟脉冲CP作用下，计数器递减规律计数。 可逆计数器：在时钟脉冲CP作用下，计数器可递减规律计数、 可递减规律计数。
第 19 页
数字电子技术
第七章 时序逻辑电路题库
1.JK触发器可完成：保持、置0、置1、翻转四种功能。
（对）2、JK触发器只有置0、置1两种功能。
（错）3、JK触发器只有保持、翻转两种功能。
（错）4、JK触发器可完成：保持、置0、置1、计数四种功能。
（错）5、RS触发器没有不确定的输出状态。
（错）6、RS触发器有不确定的输出状态。
（对）7、仅具有保持和翻转功能的触发器是RS触发器。
（错）8、仅具有保持和翻转功能的触发器是T触发器。
（对）9、仅具有保持和翻转功能的触发器是T’触发器。
（错）10、仅具有翻转功能的触发器是T’触发器。
（对）11、同步时序逻辑电路中各触发器的时钟脉冲CP是同一个信号。
（对）12、同步时序逻辑电路中各触发器的时钟脉冲CP不是同一个信号。
（错）13、异步时序逻辑电路中各触发器的时钟脉冲CP不是同一个信号。
（对）14、异步时序逻辑电路中各触发器的时钟脉冲CP是同一个信号。
（错）15、触发器在某一时刻的输出状态，不仅取决于当时输入信号的状态，还与电路的原始状态有关。
（对）16、触发器进行复位后，其两个输出端均为0.（错）17、触发器进行复位后，其两个输出端均为1.（错）18、触发器与组合电路两者都没有记忆能力。
（错）19、基本RS触发器要受时钟脉冲的控制。
（错）20、Qn+1表示触发器原来所处的状态，即现态。
（错）21、Qn表示触发器原来所处的状态，即现态。
（对）22、当CP处于下降沿时，触发器的状态一定发生翻转。
（错）23、当CP处于上升沿时，触发器的状态一定发生翻转。
（错）24、所谓单稳态触发器，只有一个稳定状态，而不具有其他的状态。
（错）25、JK触发器能够克服RS触发器存在的缺点。
（对）26、寄存器具有记忆功能，可用于暂存数据。
（对）27、74LS194可执行左移、右移、保持等几种功能。
（对）28、在异步计数器中，当时钟脉冲到达时，各触发器的翻转是同时发生的。
（错）29、可逆计数器既能作加法计数，又能作减法计数。
（对）30、 计数器计数前不需要先清零。
时序逻辑电路试题及答案
时序逻辑电路试题及答案一、单选题1.CP有效时，若JK触发器状态由1翻转为0，则此时JK输入端必定有A、J=0B、J=1C、K=0D、K=1【正确答案】：D2.主从RS触发器是在时钟脉冲CP的( )，根据输入信号改变状态。
A、低电平期间B、高电平期间C、上升沿时刻D、下降沿时刻【正确答案】：D3.仅具有置0和置1功能的触发器是A、RS触发器B、JK触发器C、D触发器D、T触发器【正确答案】：C4.关于JK触发器的错误表述是A、对于输入信号没有制约条件B、不允许JK同时为1C、允许JK同时为1D、允许JK同时为0【正确答案】：B5.D触发器当D=Q时，实现的逻辑功能是A、置0B、置1C、保持D、翻转【正确答案】：C6.JK触发器有( )触发信号输入端。
A、一个B、二个C、三个D、四个【正确答案】：B7.下列哪项表示基本RS触发器的符号A、B、C、D、【正确答案】：A8.D触发器在CP脉冲有效的情况下能实现的功能是A、置0和置1B、置1和保持C、置0和保持D、保持和翻转【正确答案】：A9.基本RS触发器是( )。
A、组合逻辑电路B、单稳态触发器C、双稳态触发器D、无稳态触发器10.双D集成触发器CD4013的时钟脉冲CP的引脚是A、14脚B、7脚C、3脚与11脚D、5脚与11脚【正确答案】：C11.与非型同步RS触发器，CP=1期间，( )，触发器维持原态。
A、R=0，S=0B、R=0，S=1C、R=1，S=0D、R=1，S=1【正确答案】：A12.主从JK触发器的初态为0，JK=01时，经过2021个触发脉冲后，其状态变化及输出状态为A、一直为0B、由0变为1，然后一直为1C、在01间翻转，最后为1D、在01间翻转，最后为013.对双JK集成触发器74LS112引脚功能叙述错误的是A、16脚是VccB、8脚是GNDC、1脚是CP1D、16脚是GND【正确答案】：D14.D触发器用作计数型触发器时，输入端D的正确接法是A、D=0B、D=1C、D=D=Q【正确答案】：C15.JK触发器中，当JK取值相同时，则Q等于A、J⊕QB、QC、1D、016.在RS触发器的逻辑符号中表示A、低电平时置1B、高电平时置1C、低电平时置0D、高电平时置0【正确答案】：C17.JK触发器，若J=，K= Q，则可实现的逻辑功能是A、置0B、置1C、保持D、翻转【正确答案】：D18.D触发器有( )触发信号输入端。
时序逻辑电路习题集答案
第六章时序逻辑电路6.1 基本要求1. 正确理解组合逻辑电路、时序逻辑电路、寄存器、计数器、同步和异步、计数和分频等概念。
2. 掌握时序逻辑电路的分析方法，包括同步时序逻辑电路和异步时序逻辑电路。
3. 熟悉寄存器的工作原理、逻辑功能和使用。
4. 掌握二进制、十进制计数器的构成原理。
能熟练应用集成计数器构成任意进制计数器。
5. 掌握同步时序逻辑电路的设计方法。
6.2自测题一、填空题1．数字电路按照是否有记忆功能通常可分为两类：、。
2．由四位移位寄存器构成的顺序脉冲发生器可产生个顺序脉冲。
3．时序逻辑电路按照其触发器是否有统一的时钟控制分为时序电路和时序电路。
4. 用D触发器来构成12进制计数器，需要个D触发器。
二、选择题1．同步计数器和异步计数器比较，同步计数器的显著优点是。
A.工作速度高B.触发器利用率高C.电路简单D.不受时钟CP控制。
2．把一个五进制计数器与一个四进制计数器串联可得到进制计数器。
A.4B.5C.9D.203. N个触发器可以构成最大计数长度（进制数）为的计数器。
A.NB.2NC.N2D.2N4. N个触发器可以构成能寄存位二进制数码的寄存器。
A.N-1B.NC.N+1D.2N5．五个D触发器构成环形计数器，其计数长度为。
A.5B.10C.25D.326．同步时序电路和异步时序电路比较，其差异在于后者。
A.没有触发器B.没有统一的时钟脉冲控制C.没有稳定状态D.输出只与内部状态有关7．一位8421BCD码计数器至少需要个触发器。
A.3B.4C.5D.108.欲设计0，1，2，3，4，5，6，7这几个数的计数器，如果设计合理，采用同步二进制计数器，最少应使用级触发器。
A.2B.3C.4D.89．8位移位寄存器，串行输入时经个脉冲后，8位数码全部移入寄存器中。
A.1B.2C.4D.810．用二进制异步计数器从0做加法，计到十进制数178，则最少需要个触发器。
A.2B.6C.7D.8E.1011．某电视机水平-垂直扫描发生器需要一个分频器将31500H Z的脉冲转换为60H Z的脉冲，欲构成此分频器至少需要个触发器。
第十三章 时序逻辑电路习题及答案
第十三章时序逻辑电路习题及答案一、填空题1、数字逻辑电路常分为组合逻辑电路和两种类型。
2、时序逻辑电路是指任何时刻电路的稳定输出信号不仅与当时的输入信号有关，而且与有关。
3、时序逻辑电路由两大部分组成。
4、时序逻辑电路按状态转换来分，可分为两大类。
5、时序逻辑电路按输出的依从关系来分，可分为两种类型。
6、同步时序电路有两种分析方法，一种是另一种是。
7、同步时序电路的设计过程，实为同步时序电路分析过程的过程。
8、计数器种类繁多，若按计数脉冲的输入方式不同，可分两大类。
9、按计数器进制不同，可将计数器分为。
10、按计数器增减情况不同，可将计数器分。
11、二进制计数器是逢二进一的，如果把n个触发器按一定的方式链接起来，可枸成。
12、一个十进制加法计数器需要由 J-K触发器组成。
13、三个二进制计数器累计脉冲个数为；四个二进制计数器累计脉冲个数为。
14、寄存器可暂存各种数据和信息，从功能分类，通常将寄存器分为。
15、数码输入寄存器的方式有；从寄存器输出数码的方式有。
16、异步时序逻辑电路可分为和。
17、移位寄存器中，数码逐位输入的方式称为。
18、计数器可以从三个方面进行分类：按__ _ _方式，按_________________方式，按______________方式。
19、三位二进制加法计数器最多能累计__个脉冲。
若要记录12个脉冲需要___个触发器。
20、一个四位二进制异步加法计数器，若输入的频率为6400H Z，在3200个计数脉冲到来后，并行输出的频率分别为______H Z，_____ H Z，____ H Z，_____ H Z。
一个四位二进制加法计数器起始状态为1001，当最低位接收到4个脉冲时，各触发器的输出状态是：Q0为__；Q1为__；Q2为__；Q3为__。
21、时序逻辑电路的特点是：任意时刻的输出不仅取决于______________，而且与电路的______有关。
22、寄存器一般都是借助有________功能的触发器组合起来构成的，一个触发器存储____二进制信号，寄存N位二进制数码，就需要__个触发器。
第六章 时序逻辑电路的分析与设计典型例题
解：解题步骤如下： （ 1） 求 激 励 输 入 议 程 ：
⎧ J 3 = Q2 , ⎨ ⎩K 3 = Q2 ⎧ J 2 = Q1 , ⎨ ⎩ K 2 = Q1 ⎧ J 1 = Q3 ⊕Q1 ⎨ ⎩K1 = J 1
因 为 将 J 3 = Q 2 ， K 3 = Q2 代 入 J - K 触 发 器 次 态 方 程 ， 有
3
n +1 励 方 程 D3、 D2、 D1中 ， 然 后 根 据 D触 发 器 次 态 方 程 Q = D ， 可 知 所 有 的 非 工
作 状 态 都 能 进 入 工 作 状 态 ， 即 101→ 001； 110→ 101→ 001； 111→ 001。 因 此 电路可以自启动。 （ 6） 画 完 整 状 态 转 换 图 如 下 图 所 示 。
J 1 = Q3 Q1 + Q3 Q1 + Q2 Q1 = Q3 ⊕ Q1 + Q2 Q1
修改后，具有自启动功能的电路如下图所示。
修改后的可自启动电路
5
Q1n +1 0 0 1 1 0
D3
0 1 0 0 0
D2
1 0 0 1 0
D1
0 0 1 1 0
0 1 0 0 0
1 0 0 1 0
（ 3） 求 激 励 输 入 方 程 组 。 首 先 要 根 据 状 态 转 换 真 值 表 ， 画 D3、 D2、 D1的 卡 诺 图 ， 然 后 通 过 卡 诺 图 化 简 得 到 激 励 输 入 方 程 。 D3、 D2、 D1的 卡 诺 图 如 下 图所示。
S0— — 为 初 始 状 态 以 及 不 属 于 以 下 定 义 的 状 态 ； S1— — 收 到 首 个 1； S2— — 收 1 后 再 收 1； S3— — 收 11 后 再 收 0； S4— — 收 110 后 再 收 1。
第6章 时序逻辑电路-习题答案
第六章 时序逻辑电路6-1 分析题图6-1所示的同步时序电路，画出状态图。
题图6-1解： 11221211n n n n J K Q T Q Z Q Q ====，，，，11111111212n n n n nn n nQ J Q K Q Q Q Q Q Q +=+=+=+122212n n n n Q T Q Q Q +=⊕=⊕，状态表入答案表6-1所示，状态图如图答案图6-1所示。
答案表6-1答案图6-16-2 分析题图6-2所示的同步时序电路，画出状态图。
题图6-2 解：按照题意，写出各触发器的状态方程入下：11J K A ==，21n J Q =，21K =，1212n n nQ Q Q +=，111n n Q A Q +=⊕状态表入答案表6-2所示，状态图如图答案图6-2所示。
答案表6-2答案图6-2Q 2n Q 1n Q 2n+1 Q 1n+1 Z0 0 0 1 1 0 1 1 0 1 1 1 1 1 0 0 0 0 0 1A Q 2n Q 1n Q 2n+1 Q 1n+1 0 0 0 0 0 1 0 1 0 0 1 1 1 0 0 1 0 1 1 1 0 1 1 1 0 0 1 1 0 0 0 1 0 1 1 0 0 1 0 0CLK D 1D 2D 3Q 3Q 2Q 1Q 2Q 3Q 1Q 1Q 2Q 3&6-3分析题图6-3所示的同步时序电路，画出状态图。
题图6-3解：按照题意，写出各触发器的状态方程入下：1112213232131n n n nn J K T J K Q Q T J Q Q K Q ========1，，， 133********n n n n n n n nQ J Q K Q Q Q Q Q Q +=+=+ 1222132n n n n nQ T Q Q Q Q +=⊕=⊕ 1111111n n n n Q T Q Q Q +=⊕=⊕=答案表6-3答案图6-36-4 在题图6-4所示的电路中，已知寄存器的初始状态Q 1Q 2Q 3=111。
时序逻辑电路习题解答
5-1 分析图所示时序电路的逻辑功能，写出电路的驱动方程、状态方程和输出方程，画出电路的状态转换图和时序图。
CLKZ图 题 5-1图解：从给定的电路图写出驱动方程为：00121021()n n nn n D Q Q Q D Q D Q ⎧=⎪⎪=⎨⎪=⎪⎩将驱动方程代入D 触发器的特征方程D Qn =+1，得到状态方程为：10012110121()n n n n n n n n Q Q Q Q Q Q Q Q +++⎧=⎪⎪=⎨⎪=⎪⎩由电路图可知，输出方程为2nZ Q =根据状态方程和输出方程，画出的状态转换图如图题解5-1(a ）所示，时序图如图题解5-1(b ）所示。
题解5-1(a ）状态转换图1Q 2/Q ZQ题解5-1(b ）时序图综上分析可知，该电路是一个四进制计数器。
5-2 分析图所示电路的逻辑功能，写出电路的驱动方程、状态方程和输出方程，画出电路的状态转换图。
A 为输入变量。
YA图 题 5-2图解：首先从电路图写出驱动方程为：()0110101()n n n n nD AQ D A Q Q A Q Q ⎧=⎪⎨==+⎪⎩将上式代入触发器的特征方程后得到状态方程()101110101()n n n n n n nQ AQ Q A Q Q A Q Q ++⎧=⎪⎨==+⎪⎩电路的输出方程为：01n nY AQ Q =根据状态方程和输出方程，画出的状态转换图如图题解5-2所示YA题解5-2 状态转换图综上分析可知该电路的逻辑功能为：当输入为0时，无论电路初态为何，次态均为状态“00”，即均复位；当输入为1时，无论电路初态为何，在若干CLK 的作用下，电路最终回到状态“10”。
5-3 已知同步时序电路如图(a)所示，其输入波形如图 (b)所示。
试写出电路的驱动方程、状态方程和输出方程，画出电路的状态转换图和时序图，并说明该电路的功能。
X(a) 电路图1234CLK5678X(b)输入波形 图 题 5-3图解：电路的驱动方程、状态方程和输出方程分别为：00101100011011011, ,n n n n n n n n n nJ X K X J XQ K XQ X Q XQ XQ XQ Q XQ XQ XQ Y XQ ++⎧==⎪⎨==⎪⎩⎧=+=⎪⎨⎪=+=+⎩= 根据状态方程和输出方程，可分别做出1110,n n Q Q ++和Y 的卡诺图，如表5-1所示。
数字逻辑设计第6章 时序逻辑电路习题与解答
L’／C 为 1 时，装入无效，161 对输入的 CLK 进行计数。 L’／C 为 1 或为 O 时，装入有效，而装入值为 D3=Q2，D2=Q1，D1=Q0，D0=串 行输入数据，所以该电路的功能将数据左移，低位补的是串行输入数据。 6-11 试分析图 6-74 的计数器在 C=1 和 C=0 时各为几进制计数器?
第 6 章 习题
6-1 说明时序电路和组合电路在逻辑功能和电路结构上有何不同?
题 6-1 答：
逻辑功能上，时序电路任一时刻的输出不仅取决于当时的输入，而且与电路 的原状态有关。
结构上的特点有两点： (1)时序电路中包含存储元件，通常由触发器构成。 (2)时序电路的存储元件的输出和电路输入之间存在着反馈连接。
Q2Q1Q0
000
/0
/1
001
/0
010
/0
101
/0
100
/0
011
由状态转换图可画出 Q2Q1Q0 和输出 F 的状态卡诺图如下：
Q1Q0 Q2 00 01 11 10
00
0
10
Q1Q0
Q2
00
01 11 10
00
10
0 10
11 0 X X
(a)Q2 卡诺图
Q1Q0 Q2 00 01 11 10
6-3 试分析图 6-69 所示时序逻辑电路的逻辑功能，写出电路的驱动方程、状态 方程和输出方程，画出电路的状态转换图。
F
FF0
DQ >C 1 Q
CLK
FF1
DQ >C 1 Q
图 6-69
题 6-3 解：根据图 6-69 可写出如下驱动方程：
时序逻辑电路 练习题
时序逻辑电路练习题
时序逻辑电路是数字电路中的一种，用于处理具有时序要求的信号。
本文将介绍一些时序逻辑电路的练习题，以帮助读者更好地理解和应
用这一概念。
一、单稳态电路练习题
1. 设计一个单稳态电路，当输入一个脉冲信号时，输出一个规定时
间内持续高电平的信号。
2. 在上一个题目的基础上，如何修改电路使得输出信号变为规定时
间内持续低电平？
二、触发器练习题
1. 使用D触发器设计一个计数器，能够对输入的脉冲信号进行计数，并在满足条件时将输出信号置高。
2. 当输入信号发生改变时，触发器可以在输出端输出一个特定的状态。
请问，这个特定的状态是什么？
三、时序逻辑电路设计练习题
1. 设计一个电路，实现一个有限状态机，能够对输入信号进行判断
和响应。
当输入信号含有特定模式时，输出信号为高电平。
2. 使用时序逻辑电路设计一个简单的交通灯控制系统。
要求在不同
的时间段内，输出不同颜色的信号。
四、时序逻辑电路故障排除练习题
1. 当你发现时序逻辑电路输出异常时，你会如何进行故障排查？列出你的步骤和方法。
2. 当时序逻辑电路中出现由于信号传输延迟而造成的错误时，你有何解决方案？
总结：
时序逻辑电路练习题涵盖了单稳态电路、触发器、有限状态机设计以及故障排除等方面。
通过解决这些练习题，读者可以更好地理解和应用时序逻辑电路，提升对数字电路的理解和实践能力。
时序逻辑电路思考题与习题题解
思考题与习题题解5-1 填空题（1）组合逻辑电路任何时刻的输出信号，与该时刻的输入信号有关；与电路原来所处的状态无关；时序逻辑电路任何时刻的输出信号，与该时刻的输入信号有关；与信号作用前电路原来所处的状态有关。
（2）构成一异步n2进制加法计数器需要n 个触发器，一般将每个触发器接成计数或T’型触发器。
计数脉冲输入端相连，高位触发器的CP 端与邻低位Q端相连。
（3）一个4位移位寄存器，经过 4 个时钟脉冲CP后，4位串行输入数码全部存入寄存器；再经过 4 个时钟脉冲CP后可串行输出4位数码。
（4）要组成模15计数器，至少需要采用 4 个触发器。
5-2 判断题（1）异步时序电路的各级触发器类型不同。
（×）（2）把一个5进制计数器与一个10进制计数器串联可得到15进制计数器。
（×）（3）具有N 个独立的状态，计满N 个计数脉冲后，状态能进入循环的时序电路，称之模N计数器。
（√）（4）计数器的模是指构成计数器的触发器的个数。
（×）5-3 单项选择题（1）下列电路中，不属于组合逻辑电路的是（D）。
A.编码器B.译码器C. 数据选择器D. 计数器（2）同步时序电路和异步时序电路比较，其差异在于后者( B )。
A.没有触发器B.没有统一的时钟脉冲控制C.没有稳定状态D.输出只与内部状态有关（3）在下列逻辑电路中，不是组合逻辑电路的有( D)。
A.译码器B.编码器C.全加器D.寄存器（4）某移位寄存器的时钟脉冲频率为100KHz，欲将存放在该寄存器中的数左移8位，完成该操作需要（B）时间。
μS μS μS（5）用二进制异步计数器从0做加法，计到十进制数178，则最少需要（ C ）个触发器。
（6）某数字钟需要一个分频器将32768Hz的脉冲转换为1HZ的脉冲，欲构成此分频器至少需要（B）个触发器。
（7）一位8421BCD码计数器至少需要（B）个触发器。
5-4 已知图5-62所示单向移位寄存器的CP 及输入波形如图所示，试画出0Q 、1Q 、2Q 、3Q 波形（设各触发初态均为0）。
时序逻辑电路习题
触发器一、单项选择题：(1)对于D触发器，欲使Q n+1=Q n，应使输入D=。
A、0B、1C、QD、(2)对于T触发器，若原态Q n=0，欲使新态Q n+1=1，应使输入T=。
A、0B、1C、Q(4)请选择正确的RS触发器特性方程式。
A、B、C、 (约束条件为)D、(5)请选择正确的T触发器特性方程式。
A、B、C、D、(6)试写出图所示各触发器输出的次态函数(Q)。
n+1A、B、C、D、(7)下列触发器中没有约束条件的是。
A、基本RS触发器B、主从RS触发器C、同步RS触发器D、边沿D触发器二、多项选择题：(1)描述触发器的逻辑功能的方法有。
A、状态转换真值表B、特性方程C、状态转换图D、状态转换卡诺图(2)欲使JK触发器按Q n+1=Q n工作，可使JK触发器的输入端。
A、J=K=0B、J=Q,K=C、J=,K=QD、J=Q,K=0(3)欲使JK触发器按Q n+1=0工作，可使JK触发器的输入端。
A、J=K=1B、J=0,K=0C、J=1,K=0D、J=0,K=1(4)欲使JK触发器按Q n+1=1工作，可使JK触发器的输入端。
A、J=K=1B、J=1,K=0C、J=K=0D、J=0，K=1三、判断题：(1)D触发器的特性方程为Q n+1=D，与Q无关，所以它没有记忆功能。
（）n(2)同步触发器存在空翻现象，而边沿触发器和主从触发器克服了空翻。
（）(3)主从JK触发器、边沿JK触发器和同步JK触发器的逻辑功能完全相同。
（）(8)同步RS触发器在时钟CP=0时，触发器的状态不改变( )。
(9)D触发器的特性方程为Q n+1=D，与Q n无关，所以它没有记忆功能( )。
(10)对于边沿JK触发器，在CP为高电平期间，当J=K=1时，状态会翻转一次( )。
四、填空题：(1)触发器有（）个稳态，存储8位二进制信息要（）个触发器。
(2)在一个CP脉冲作用下，引起触发器两次或多次翻转的现象称为触发器的（），触发方式为（）式或（）式的触发器不会出现这种现象。
时序逻辑电路例题及解析过程
时序逻辑电路例题及解析过程下面以一个简单的时序逻辑电路例题来进行解析：题目：设计一个时序逻辑电路，该电路具有两个输入信号A和B，一个输出信号Y。
当输入信号A的值为1持续1个时钟周期，并且在此期间B的值为0时，输出信号Y才为1，否则输出信号Y为0。
解析过程如下：1.首先，我们了解到输入信号A需要保持1个时钟周期，因此需要一个时钟信号作为输入。
2.我们需要一个计数器来计算时钟的周期数。
假设我们使用一个4位计数器，可以计数0到153.由于题目要求输入信号A的值需为1持续1个时钟周期，因此我们可以使用计数器的其中一位（假设为最高位）作为输入A。
当最高位为1时，表示1个时钟周期已经过去。
4.同时，我们需要判断输入信号B的值是否为0。
我们可以使用一个2输入与门来实现。
将A和B连接到与门的输入端，当A为1且B为0时，与门的输出为15.最后，我们需要将与门的输出作为输出信号Y。
如果与门的输出为1，则表示满足题目要求，Y为1；否则Y为0。
综上所述，这个时序逻辑电路可以由一个时钟信号、一个计数器、一个输入与门和一个输出门组成。
值得注意的是，以上只是一个简单的例题，实际设计中可能还需要考虑到多个输入信号的组合和时序要求的复杂度。
此外，时序逻辑电路中的存储器也可以根据需要进行选择和设计。
总结起来，时序逻辑电路是一种根据时序要求对输入信号进行处理和存储的电路。
在实际设计中，需要根据具体要求选择合适的计数器、逻辑门和存储器等组件来完成设计。
通过理解电路的工作原理和特点，我们可以更好地进行时序逻辑电路的设计和应用。
时序逻辑电路习题解答
5-1分析图所示时序电路的逻辑功能，写出电路的驱动方程、状态方程和输出方程, 画出电路的状态转换图和时序图。
解：从给定的电路图写出驱动方程为:D o (Q 0Q i n)e Q 2D i Q 01D 2 Q i nQ 01 1(Q 0Q n)eQ ；Q i n 1Q 0Q 21Q ；由电路图可知，输出方程为Z Q ；CLK将驱动方程代入D 触发器的特征方程Q n 1D ，得到状态方程为:5-1(a )所示，时序图如图题解Z图题5-1图根据状态方程和输出方程，画出的状态转换图如图题解题解5-1(a )状态转换图综上分析可知，该电路是一个四进制计数器。
5-2分析图所示电路的逻辑功能，写出电路的驱动方程、状态方程和输出方程，画出电路的状态转换图。
A 为输入变量。
解：首先从电路图写出驱动方程为：D o A& D i A Qg ：A （Q ： Q i n）将上式代入触发器的特征方程后得到状态方程Q 0 1AQ ：Q ：1 AQ 0Q ：A （Q nQ ：）电路的输出方程为：CLKQ i12345——-A1 11 t----------- 1------------ 1|| 1 » 1 1 1----------- 1 ---------- 1 --------------►CLK0 Q 2/Z 仝题解5-1（b ）时序图0 Q o 胃AY图题5-2图丫AQoQ；根据状态方程和输出方程，画出的状态转换图如图题解5-2 所示综上分析可知该电路的逻辑功能为：当输入为0时，无论电路初态为何，次态均为状态" 00”，即均复位；当输入为1时，无论电路初态为何，在若干CLK 的作用下，电路最终回到状态“10”。
5-3已知同步时序电路如图（a ）所示，其输入波形如图 （b ）所示。
试写出电路的驱动方 程、状态方程和输出方程，画出电路的状态转换图和时序图，并说明该电路的功能。
CLK 1 2345678（b ）输入波形 图题5-3图解：电路的驱动方程、状态方程和输出方程分别为:J 。
第七章 几种常用的时序逻辑电路试题及答案
第七章 几种常用的时序逻辑电路一、填空题1.（9-1易）与组合逻辑电路不同，时序逻辑电路的特点是：任何时刻的输出信号不仅与____________有关，还与____________有关，是______（a.有记忆性b.无记忆性）逻辑电路。
2.（9-1易）触发器是数字电路中______（a.有记忆b.非记忆）的基本逻辑单元。
3.（9-1易）在外加输入信号作用下，触发器可从一种稳定状态转换为另一种稳定状态，信号终止，稳态_________（a.不能保持下去 b. 仍能保持下去）。
4.（9-1中）JK 触发器是________（a.CP 为1有效b.CP 边沿有效）。
5.（9-1易）1n n n Q J Q K Q +=+是_______触发器的特性方程。
6.（9-1中）1n n Q S RQ +=+是________触发器的特性方程，其约束条件为___________。
7.（9-1易）1n n n Q T Q T Q +=+是_____触发器的特征方程。
8. （9-1中）在T 触发器中，若使T=____，则每输入一个CP ，触发器状态就翻转一次，这种具有翻转功能的触发器称为'T 触发器，它的特征方程是________________。
9.（9-1难）我们可以用JK 触发器转换成其他逻辑功能触发器，令 __________________，即转换成T 触发器；令_______________， 即转换为'T 触发器；令________________，即转换成D 触发器。
10.（9-1难）我们可以用D 触发器转换成其他逻辑功能触发器，令 __________________，即转换成T 触发器；令_______________， 即转换为'T 触发器。
11.（9-2易）寄存器存放数据的方式有____________和___________；取出数据的方式有____________和___________。
《时序逻辑电路》单元基础练习题
《时序逻辑电路》单元基础练习题一、填空题1、触发器具有种稳定状态。
在输入信号消失后，能保持输出状态不变，也就是说它具有功能。
在适当触发信号作用下，从一个稳态变为另一个稳态，因此，触发器可作为信息的存贮单元。
2、主从型触发器可以避免现象的产生。
3、触发器按照逻辑功能来分，类型主要有、、和，以及只具有功能的计数型触发器。
4、与非门构成的基本RS触发器的约束条件是R+S不能为。
5、触发器电路中，S D端、R D端可以根据需要预先将触发器或，而不受的同步控制。
6、JK触发器具有、、和逻辑功能。
7、为提高触发器工作的可靠性，增强抗干扰能力，常用触发器。
其输出状态仅取决于CP 或时触发器的状态。
8、在数字电路中，按照逻辑功能和电路特点，各种数字集成电路可分为逻辑电路和逻辑电路两大类。
9、时序电路一般由具有作用的电路和具有作用的电路两部分组成。
10、常用于接收、暂存、传递数码的时序电路是。
存放n位二进制数码需要个触发器。
11、能实现操作的电路称为计数器。
计数器按CP控制方式不同可分为计数器和计数器。
进制计数器是各种计数器的基础。
12、一个完整的数字译码显示电路通常由，，和四部分组成。
13、数码寄存器采用的方式存储数码，移位寄存器具备的特点。
14、计数电路还常用作器。
15、在频率测试电路中，若在0.0002s内，显示器显示为1000，则待测频率为KH Z。
二、选择题1、基本RS 触发器电路中，触发脉冲消失后，其输出状态（ ）A ：恢复原状态B ：保持现状态C ：出现新状态D ：不能确定 2、触发器与组合逻辑电路比较（ ）A ：两者都有记忆能力B ：只有组合逻辑电路有记忆能力C ：只有触发器有记忆能力D ：两者都没有记忆能力 3、在图中，由JK 触发器构成了（ ）A ：D 触发器B ：基本RS 触发器C ：T 触发器D ：同步RS 触发器 4、D 型触发器逻辑功能为（ ）A ：置0、置1B ：置0、置1、保持C 、保持、计数D ：置0、置1、保持、计数 5、下列真值表为JK 触发器的真值表的是（A 、B 为输入）（ ）6、某四位右移寄存器初始并行输出状态为1111，若串行输入数据为1001，则第三个CP 脉冲作用下，并行输出的状态为（ ）A ：1111B ：0111C ：0011D ：1001 7、下列电路中不属于时序电路是（ ）A ：同步计数器B ：数码寄存器C ：译码器D ：异步计数器 8、为了提高电路抗干扰能力，触发脉冲宽度是（ ）A ：越宽越好B ：越窄越好C ：无关的J KC A B C D9、不能完成计数功能的逻辑图为（ ）A B C D 10、如图对该触发器波形图说法正确的是（ ）A ：第1时钟脉冲Q 状态错 CP 1 2 3 4B ：第2时钟脉冲Q 状态错C ：第3时钟脉冲Q 状态错 CPD ：第4时钟脉冲Q 状态对 Q 11、下列说法错误的是A ：JK 触发器的特性方程是Q n+1=J Q n +K Q nB ：n 进制计数器，所计最大十进数为n-1。
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(CP )
(Q1 ) (Q2 )
Y0 Y1Y2Y3Y4Y5Y6Y7 74LS138
A B C S1 S2 S3
A0 A1 S NM
Q4n1 Q4n
(Q3 )
FF1
1J Q
CP
C1
1KRd Q
1
FF2
0 10 0 11
01 1 10 0
1 00 1 01
00 0 01 0
1 10 1 11
01 0 00 0
8.10 电路如图P8.10所示，试分析由FF1和FF0构成的是几进制计 数器；分析整个电路为几进制计数器。
1J Q
C1 1K Q
CP
FF0
1J Q C1
1K Q FF1
1J Q
C1 1K Q
C1
1K Q
CP
FF1 1J Q
C1
1K Q
1 状态图：Q3Q2Q图1 P8.5
101 110
000 001 010 011
111
100
逻辑功能: 同步5进制加法计数器
FF2 & 1J Q
C1
1K Q
状态表：
Q2n Q1n Q0n
0 00 0 01
Q Q n1 2
Q n1
n 1
1
0
00 1 01 0
不能自启动
8.21题图所示为一个可变进制计数器。其中74LS138为3线/8线译码器，74LS153
为四选一数据选择器。试问当MN为各种不同输入时，可组成几种不同进制的计
数器？分别是几进制？简述理由。
解： 状态方程：
74LS15
D30
D1
D2
L
D3
Q n 1 1
Q1n
Q n1 2
Q2n
Q3n1 Q3n
CP D0D1D2D3 R
1
1 (a)
解(a)： LD Q3nQ0n
(b) 1
图 P8.15 解(a)： LD C
D3D2D1D0 0011
Q3Q2Q1Q0
Q3Q2Q1Q0 D3D2D1D0 0001
000 0
000 1
001 0
0011
010 0 000 0
000 1
001 0
0011
010 0
0
0
110 101 Q1 0
0
0
逻辑功能:
Q2 0
0
异步6进制计数器
8.15用74160构成的计数器如图P8.15（a）（b）所示， 试画出电路的状态图,指出这是几进制计数器。
& 1
S1 Q0Q1Q2Q3 C
CP
S2
74160 LD
CP D0D1D2D3 R
1
1
S1 Q0Q1Q2Q3 C
1
CP S2 74160 LD
解(b)：LD C
图 P8.16
(b) 1
1
D3D2D1D0 1001
Q3Q2Q1Q0 0000 0001 0010 0011 0100 0101 0110 0111
╳
11111110 11011100 10111010 10011000
7进制计数器
8.17 试分析图P8.17（a）（b）所示电路是几进制计数器，并画 出其完整的状态图。说明电路能否自启动。
╳
╳
100 1
100 0
0111
011 0
010 1 100 1
100 0
0111
011 0
010 1
7进制计数器
9进制计数器
8.16 用74161构成的计数器如图P8.16（a）（b）所示，试画出电 路的状态图,指出这是几进制计数器。
& 1
S1 Q0Q1Q2Q3 C
CP
S2
74161 LD
CP D0D1D2D3 R
11111110 11011100 10111010 ╳ 10011000
10进制计数器，能自启动1
8.17 试分析图P8.17（a）（b）所示电路是几进制计数器，并画 出其完整的状态图。说明电路能否自启动。
1
&
&
1
S1 Q0Q1Q2Q3 C
CP
S2
74161 LD
1
CP D0D1D2D3 R
S1 Q0Q1Q2Q3 C
9进制计数器
8.16 用74161构成的计数器如图P8.16（a）（b）所示，试画出电 路的状态图,指出这是几进制计数器。
& 1
S1 Q0Q1Q2Q3 C
CP
S2
74161 LD
CP D0D1D2D3 R
1
1
S1 Q0Q1Q2Q3 C
1
CP S2 74161 LD
CP D0D1D2D3 R
1
1 (a)
1
1
S1 Q0Q1Q2Q3 C
1
CP S2 74161 LD
CP D0D1D2D3 R
1
1 (a)
解(a)：LD Q3nQ1nQ0n
图 P8.16
(b) 1
1
D3D2D1D0 0011来自Q3Q2Q1Q00000 0001 0010 0011 0100 0101 0110 0111
11111110 11011100 ╳ 10111010 10011000
C1
1K Q
状态表：
Q2n Q1n Q0n
0 00 0 01
Q Q n1 2
Q n1
n 1
1
0
00 1 01 0
0 10 0 11
01 1 10 0
1 00 1 01
00 0 01 0
1 10 1 11
01 0 00 0
8.5 分析图P8.5所示电路为几进制计数器？画出电路的状态图。
FF0 1J Q
CP
S2
74161 LD
CP D0D1D2D3 R
1
1
(a)
解(b)：LD Q3nQ1n
图 P8.17
1 (b)
D3D2D1D0 1111
Q3Q2Q1Q0 0000 0001 0010 0011 0100 0101 0110 0111
╳
1111╳ 1110 11011100╳1011╳ 1010 10011000
8.5 分析图P8.5所示电路为几进制计数器？画出电路的状态图。
FF0 1J Q
C1
1K Q
CP
FF1 1J Q
C1
1K Q
1
解：
图 P8.5
状态方程：
Q0n1 Q2nQ0n (CP ) Q1n1 Q0nQ1n Q0nQ1 (CP ) Q2n1 Q0nQ1nQ2 (CP )
FF2 & 1J Q
1
&
&
1
S1 Q0Q1Q2Q3 C
CP
S2
74161 LD
1
CP D0D1D2D3 R
S1 Q0Q1Q2Q3 C
CP
S2
74161 LD
CP D0D1D2D3 R
1
1
1
(a)
解(a)：R Q3nQ1n
图 P8.17
(b)
D3D2D1D0 0011
Q3Q2Q1Q0
0000 0001 0010 0011 0100 0101 0110 0111
FF2
解：
波形图：
状态方程：
CP
Q0n1 Q1nQ0n (CP )
Q0 0
0
0
Q1 0
0
0
Q n1 1
Q0nQ1n
(CP )
Q2 0
0
Q n1 2
Q2n
(Q1 )
状态图: Q2Q1
00 01 10
逻辑功能: 同步3进制加法计数器
状态图： Q3Q2Q1
波形图：
000 001 010 100 CP
Q0 0