第4章：复习、习题讲解
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数字逻辑： 数字逻辑：第四章 内容复习及习题讲解
第4章 组合逻辑的分析与设计 章
主要内容： 主要内容： 4.1 组合逻辑设计的一般方法 4.2 数字集成电路介绍 4.3 译码器 4.4 编码器 4.5 数字多路器 4.6 加法器和减法器 4.7 二进制比较器 4.8 算术逻辑部件
数字逻辑： 数字逻辑：第四章 内容复习及习题讲解
数字逻辑： 数字逻辑：第四章 内容复习及习题讲解
4.2 数字集成电路介绍 1. 集成电路 的封装 集成电路IC的封装 2. 数字集成电路的类型 TTL电路：晶体管－晶体管逻辑电路（Transister 电路：晶体管－晶体管逻辑电路（ 电路 Transister LoCic） ） ECL电路：射极耦合逻辑电路（Emitter Couple 电路：射极耦合逻辑电路（ 电路 LoCic） ） MOS电路：金属－氧化物半导体场效应管集成电路 电路：金属－ 电路 (Metal Oxide Semi-conductor Field Effect Transistor，缩写为 ，缩写为MOSFET) CMOS电路：复合互补金属氧化物半导体集成电路 电路： 电路 (Complement Metal Oxide Semiconductor)
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3. 组合逻辑的设计 组合逻辑设计 组合逻辑设计：根据给定的实际逻辑问题， 组合逻辑设计：根据给定的实际逻辑问题，设计出一 个满足条件的最简单逻辑电路图。 个满足条件的最简单逻辑电路图。 组合逻辑设计的步骤 按照实际问题的逻辑关系列出真值表； 按照实际问题的逻辑关系列出真值表； 从真值表列出逻辑表达式； 从真值表列出逻辑表达式； 化简得到满足条件的最简单逻辑表达式； 化简得到满足条件的最简单逻辑表达式； 画出逻辑图； 画出逻辑图； 核查设计的正确性。 核查设计的正确性。
Y0=B’A’ A B 2输入译码器 输入译码器 输入 Y1=B’A Y2=B A’ Y3=B A
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3个二进制输入变量的译码器 个二进制输入变量的译码器
Y0=C’B’A’ A B C 3输入译码器 输入译码器 输入 Y1=C’B’A Y2=C’B A’ Y3=C’B A Y4=C B’A’ Y5=C B’A Y6=C B A’ Y7=C B A
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3. 译码器输入、输出关系分析（以3－8译码器为例） 译码器输入、输出关系分析（ 译码器为例） － 译码器为例 3个输入变量 、B、C译码成 个输出变量 0、Y1、Y2、 个输入变量A、 、 译码成 个输出变量Y 译码成8个输出变量 个输入变量 Y3、Y4、Y5、Y6、Y7； 各个输出变量是互斥的， 各个输出变量是互斥的，即任何时候都只有一个输出变 量有效； 量有效； 当CBA的值＝i时，Yi有效（低有效）； 的值＝ 有效（低有效）； 的值 时 每个输出Y 代表一个3变量的最小项 可记为： 变量的最小项， 每个输出 i代表一个 变量的最小项，可记为：Yi＝mi’。 。
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4.3 译码器 1. 译码器概述 译码器概述 译码器的定义 接收n个二进制输入，最多可产生 接收 个二进制输入，最多可产生2n个与输入值相 个二进制输入 关输出的组合逻辑电路。 关输出的组合逻辑电路。 2个二进制输入变量的译码器 个二进制输入变量的译码器
一、内容复习 4.1 组合逻辑设计的一般方法 1. 关于组合逻辑电路 组合逻辑电路的定义 如果逻辑电路中没有从输出到输入的反馈， 如果逻辑电路中没有从输出到输入的反馈，且由功能 完全的门电路构成，就称为组合逻辑电路。 完全的门电路构成，就称为组合逻辑电路。 组合逻辑电路的特点 在组合逻辑电路中，任意时刻的输出信号仅取决于该 在组合逻辑电路中，任意时刻的输出信号仅取决于该 时刻的输入信号， 时刻的输入信号，而与输入信号作用前电路原来所处的状 态无关。 态无关。
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逻辑图为： 逻辑图为：
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5.译码器的扩展 译码器的扩展 可以用多个2-4译码器和 译码器和3-8译码器之类的小译码器组 可以用多个 译码器和 译码器之类的小译码器组 合扩展实现4变量的 变量的4-16译码器、5变量的 译码器、 变量的 变量的5-32译码器 合扩展实现 变量的 译码器 译码器 等。 可以把使能输入作为数据输入。 可以把使能输入作为数据输入。 把使能输入作为数据输入
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3. 数字集成电路的命名 4. 基本逻辑函数TTL器件 基本逻辑函数 器件 5. 利用 利用TTL集成电路实现逻辑设计 集成电路实现逻辑设计 6. TTL电路的参数 电路的参数 在逻辑设计应用中，选择 器件的两个主要因素： 在逻辑设计应用中，选择TTL器件的两个主要因素： 器件的两个主要因素 功耗：额定工作电流 功耗：额定工作电流ICCH、ICCL 开关速度：传递延迟时间 开关速度：传递延迟时间tPHL、tPLH 其它参数： 其它参数： 输入电压高： 器件V 输入电压高：TTL器件 IH＝2.0V 器件 输入电压低： 器件V 输入电压低：TTL器件 IH＝0.8V 器件 扇出系数： 扇出系数：10
积之和) 译码器＋ （1）用最小项方式实现 积之和 ：译码器＋与非门 ）用最小项方式实现(积之和 和之积)： 译码器＋ （2）用最大项方式实现 和之积 ： 译码器＋与门 ）用最大项方式实现(和之积
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积之和) 译码器＋ （1）用最小项方式实现 积之和 ：译码器＋与非门 ）用最小项方式实现(积之和 F = ( Y0’ Y1’ Y2’ Y3’ Y4’ Y5’ Y6’ Y7’ )’ = ( m0’ m1’ m2’ m3’ m4’ m5’ m6’ m7’ )’ = m0 + m 1 + m 2 + m 3 + m 4 + m 5 + m 6 + m 7 例如：F(a,b,c) = ∑(0,3,5,6,7) 例如： 译码器＋ 实现， 用74LS138译码器＋与非门实现，得： 译码器 与非门实现 F = ( Y0’ Y3’ Y5’ Y6’ Y7’ )’ = ( m0’ m3’ m5’ m6’ m7’ )’ = m0 + m3 + m5 + m6 + m7
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逻辑图为： 逻辑图为：
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和之积)： 译码器＋ （2）用最大项方式实现 和之积 ： 译码器＋与门 ）用最大项方式实现(和之积 F = Y0’ Y1’ Y2’ Y3’ Y4’ Y5’ Y6’ Y7’ = m1’ m2’ m3’ m4’ m5’ m6’ m7’ = M1 M2 M3 M4 M5 M6 M7 例如：F(a,b,c) = ∑(0,3,5,6,7) = ∏(1,2,4) 例如： 译码器＋ 实现， 用74LS138译码器＋与门实现，得： 译码器 与门实现 F = Y1’ Y2’ Y4’ = m 1ຫໍສະໝຸດ Baidu’ m2 ’ m4 ’ = M1 M2 M4
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2. 典型译码器集成电路 74LS139：2个2-4译码器 ： 个 译码器
2个输入变量 个输入变量 4个输出 个输出
Y0=(B’A’)’=B+A Y1=(B’A)’ =B+A’
使能控制信号
Y2=(BA’)’ =B’+A Y3=(B A)’ =B’+A’
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74LS138：1个3-8译码器 ： 个 译码器 Y0=(C’B’A’)’=C+B+A Y1=(C’B’A )’=C+B+A’ Y2=(C’BA’ )’=C+B’+A Y3=(C’B A )’=C+B’+A’ Y4=(CB’A’ )’=C’+B+A Y5=(CB’ A)’ =C’+B+A’ Y6=(CB A ’)’=C’+B’+A Y7=(C B A )’=C’+B’+A’
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与译码器、 与译码器、编码器的比较 译码器：输出是一组（ 中的某一个有效， 译码器：输出是一组（2n个）中的某一个有效，由全部 输入变量决定。 输入变量决定。 任何时刻，输入全部有效，只有一个输出有效！ 任何时刻，输入全部有效，只有一个输出有效！ 编码器：输出是一组变量（全部 个变量的编码），由 个变量的编码）， 编码器：输出是一组变量（全部n个变量的编码），由 2n个输入变量中有效的一个输入决定。 个输入变量中有效的一个输入决定 有效的一个输入决定。 任何时刻，只有一个输入有效，输出全部有效！ 任何时刻，只有一个输入有效，输出全部有效！ 数字多路器：输出是输入变量（ 中的一个， 数字多路器：输出是输入变量（2n个）中的一个，由选 择输入变量（ 个 决定。 择输入变量（n个）决定。 任何时刻，只有一个输入直接作为唯一的输出！ 任何时刻，只有一个输入直接作为唯一的输出！
编码器优先级的应用
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4.5 多路器 1. 多路器概述 多路器 多路器的定义 就是由n个选择输入变量， 就是由 个选择输入变量，从2n个二进制输入中选择 个选择输入变量 一个作为输出的组合电路。 相当于数字的多位选择开关 相当于数字的多位选择开关) 一个作为输出的组合电路。(相当于数字的多位选择开关
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译码器实现4 用2个3-8译码器实现 个 译码器实现 个变量的4-16译码器 个变量的 译码器
w=0上面的译码器 上面的译码器 工作， 工作，对应最小项 (0，1，2，3，4， ， ， ， ， ， 5，6，7) ， ，
w=1下面的译码器 下面的译码器 工作， 工作，对应最小项 (8，9，10，11， ， ， ， ， 12，13，14，15) ， ， ，
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2. 组合逻辑的分析 组合逻辑分析 组合逻辑分析： 组合逻辑分析：根据给定的逻辑电路找出输入信号与 输出信号之间的关系。 输出信号之间的关系。 组合逻辑分析的步骤 根据给定的逻辑电路写出逻辑表达式； 根据给定的逻辑电路写出逻辑表达式； 化简； 化简； 给出真值表； 给出真值表； 通过真值表分析逻辑功能。 通过真值表分析逻辑功能。
X0 X1 X2 X3 4输入编码器 输入编码器 输入 Y1 X0→Y1Y0=00 Y0 X1→Y1Y0=01 X2→Y1Y0=10 X3→Y1Y0=11
结论：输入是 个二进制变量， 结论：输入是2n个二进制变量，输出是与输入相关的 n位二进制编码。 位二进制编码。 位二进制编码
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用1个2-4译码器 个 译码器 和4个3-8译码器 个 译码器 实现5个变量的 实现 个变量的 5-32译码器 译码器 输入变量为： 输入变量为： V、W、X、Y、Z 、 、 、 、
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4.4 编码器 1. 编码器概述 编码器概述 编码器的定义 接收2 个二进制输入，产生n位二进制编码输出的 接收 n个二进制输入，产生 位二进制编码输出的 组合逻辑电路。 组合逻辑电路。 4个二进制输入的编码器 个二进制输入的编码器
2. 编码器的优先级 优先级高的输入信号（即处于高位的输入变量） 优先级高的输入信号（即处于高位的输入变量）有效 直接输出对应的编码值， 时，直接输出对应的编码值，与低位的其它输入信号是否 有效无关。 有效无关。 4-2编码器的真值表 编码器的真值表
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4. 用译码器实现布尔函数
Y0’=(C’B’A’)’=m0’ Y1’=(C’B’A )’=m1’ Y2’=(C’B A’)’=m2’ F Y3’=(C’B A )’=m3’ Y4’=(C B’A’)’=m4’ Y5’=(C B’A )’=m5’ Y6’=(C B A’)’=m6’ Y7’=(C B A )’=m7’
结论： 译码器的输出与3输入变量的最小项一致 结论：3-8译码器的输出与 输入变量的最小项一致 译码器的输出与 相补或相反），因此可以利用 译码器+“或 （74LS138相补或相反），因此可以利用 相补或相反），因此可以利用3-8译码器 或 译码器 与门” 门”/“与门”来表示布尔函数。 与门 来表示布尔函数。
第4章 组合逻辑的分析与设计 章
主要内容： 主要内容： 4.1 组合逻辑设计的一般方法 4.2 数字集成电路介绍 4.3 译码器 4.4 编码器 4.5 数字多路器 4.6 加法器和减法器 4.7 二进制比较器 4.8 算术逻辑部件
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4.2 数字集成电路介绍 1. 集成电路 的封装 集成电路IC的封装 2. 数字集成电路的类型 TTL电路：晶体管－晶体管逻辑电路（Transister 电路：晶体管－晶体管逻辑电路（ 电路 Transister LoCic） ） ECL电路：射极耦合逻辑电路（Emitter Couple 电路：射极耦合逻辑电路（ 电路 LoCic） ） MOS电路：金属－氧化物半导体场效应管集成电路 电路：金属－ 电路 (Metal Oxide Semi-conductor Field Effect Transistor，缩写为 ，缩写为MOSFET) CMOS电路：复合互补金属氧化物半导体集成电路 电路： 电路 (Complement Metal Oxide Semiconductor)
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3. 组合逻辑的设计 组合逻辑设计 组合逻辑设计：根据给定的实际逻辑问题， 组合逻辑设计：根据给定的实际逻辑问题，设计出一 个满足条件的最简单逻辑电路图。 个满足条件的最简单逻辑电路图。 组合逻辑设计的步骤 按照实际问题的逻辑关系列出真值表； 按照实际问题的逻辑关系列出真值表； 从真值表列出逻辑表达式； 从真值表列出逻辑表达式； 化简得到满足条件的最简单逻辑表达式； 化简得到满足条件的最简单逻辑表达式； 画出逻辑图； 画出逻辑图； 核查设计的正确性。 核查设计的正确性。
Y0=B’A’ A B 2输入译码器 输入译码器 输入 Y1=B’A Y2=B A’ Y3=B A
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3个二进制输入变量的译码器 个二进制输入变量的译码器
Y0=C’B’A’ A B C 3输入译码器 输入译码器 输入 Y1=C’B’A Y2=C’B A’ Y3=C’B A Y4=C B’A’ Y5=C B’A Y6=C B A’ Y7=C B A
数字逻辑： 数字逻辑：第四章 内容复习及习题讲解
3. 译码器输入、输出关系分析（以3－8译码器为例） 译码器输入、输出关系分析（ 译码器为例） － 译码器为例 3个输入变量 、B、C译码成 个输出变量 0、Y1、Y2、 个输入变量A、 、 译码成 个输出变量Y 译码成8个输出变量 个输入变量 Y3、Y4、Y5、Y6、Y7； 各个输出变量是互斥的， 各个输出变量是互斥的，即任何时候都只有一个输出变 量有效； 量有效； 当CBA的值＝i时，Yi有效（低有效）； 的值＝ 有效（低有效）； 的值 时 每个输出Y 代表一个3变量的最小项 可记为： 变量的最小项， 每个输出 i代表一个 变量的最小项，可记为：Yi＝mi’。 。
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4.3 译码器 1. 译码器概述 译码器概述 译码器的定义 接收n个二进制输入，最多可产生 接收 个二进制输入，最多可产生2n个与输入值相 个二进制输入 关输出的组合逻辑电路。 关输出的组合逻辑电路。 2个二进制输入变量的译码器 个二进制输入变量的译码器
一、内容复习 4.1 组合逻辑设计的一般方法 1. 关于组合逻辑电路 组合逻辑电路的定义 如果逻辑电路中没有从输出到输入的反馈， 如果逻辑电路中没有从输出到输入的反馈，且由功能 完全的门电路构成，就称为组合逻辑电路。 完全的门电路构成，就称为组合逻辑电路。 组合逻辑电路的特点 在组合逻辑电路中，任意时刻的输出信号仅取决于该 在组合逻辑电路中，任意时刻的输出信号仅取决于该 时刻的输入信号， 时刻的输入信号，而与输入信号作用前电路原来所处的状 态无关。 态无关。
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逻辑图为： 逻辑图为：
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5.译码器的扩展 译码器的扩展 可以用多个2-4译码器和 译码器和3-8译码器之类的小译码器组 可以用多个 译码器和 译码器之类的小译码器组 合扩展实现4变量的 变量的4-16译码器、5变量的 译码器、 变量的 变量的5-32译码器 合扩展实现 变量的 译码器 译码器 等。 可以把使能输入作为数据输入。 可以把使能输入作为数据输入。 把使能输入作为数据输入
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3. 数字集成电路的命名 4. 基本逻辑函数TTL器件 基本逻辑函数 器件 5. 利用 利用TTL集成电路实现逻辑设计 集成电路实现逻辑设计 6. TTL电路的参数 电路的参数 在逻辑设计应用中，选择 器件的两个主要因素： 在逻辑设计应用中，选择TTL器件的两个主要因素： 器件的两个主要因素 功耗：额定工作电流 功耗：额定工作电流ICCH、ICCL 开关速度：传递延迟时间 开关速度：传递延迟时间tPHL、tPLH 其它参数： 其它参数： 输入电压高： 器件V 输入电压高：TTL器件 IH＝2.0V 器件 输入电压低： 器件V 输入电压低：TTL器件 IH＝0.8V 器件 扇出系数： 扇出系数：10
积之和) 译码器＋ （1）用最小项方式实现 积之和 ：译码器＋与非门 ）用最小项方式实现(积之和 和之积)： 译码器＋ （2）用最大项方式实现 和之积 ： 译码器＋与门 ）用最大项方式实现(和之积
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积之和) 译码器＋ （1）用最小项方式实现 积之和 ：译码器＋与非门 ）用最小项方式实现(积之和 F = ( Y0’ Y1’ Y2’ Y3’ Y4’ Y5’ Y6’ Y7’ )’ = ( m0’ m1’ m2’ m3’ m4’ m5’ m6’ m7’ )’ = m0 + m 1 + m 2 + m 3 + m 4 + m 5 + m 6 + m 7 例如：F(a,b,c) = ∑(0,3,5,6,7) 例如： 译码器＋ 实现， 用74LS138译码器＋与非门实现，得： 译码器 与非门实现 F = ( Y0’ Y3’ Y5’ Y6’ Y7’ )’ = ( m0’ m3’ m5’ m6’ m7’ )’ = m0 + m3 + m5 + m6 + m7
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逻辑图为： 逻辑图为：
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和之积)： 译码器＋ （2）用最大项方式实现 和之积 ： 译码器＋与门 ）用最大项方式实现(和之积 F = Y0’ Y1’ Y2’ Y3’ Y4’ Y5’ Y6’ Y7’ = m1’ m2’ m3’ m4’ m5’ m6’ m7’ = M1 M2 M3 M4 M5 M6 M7 例如：F(a,b,c) = ∑(0,3,5,6,7) = ∏(1,2,4) 例如： 译码器＋ 实现， 用74LS138译码器＋与门实现，得： 译码器 与门实现 F = Y1’ Y2’ Y4’ = m 1ຫໍສະໝຸດ Baidu’ m2 ’ m4 ’ = M1 M2 M4
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2. 典型译码器集成电路 74LS139：2个2-4译码器 ： 个 译码器
2个输入变量 个输入变量 4个输出 个输出
Y0=(B’A’)’=B+A Y1=(B’A)’ =B+A’
使能控制信号
Y2=(BA’)’ =B’+A Y3=(B A)’ =B’+A’
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74LS138：1个3-8译码器 ： 个 译码器 Y0=(C’B’A’)’=C+B+A Y1=(C’B’A )’=C+B+A’ Y2=(C’BA’ )’=C+B’+A Y3=(C’B A )’=C+B’+A’ Y4=(CB’A’ )’=C’+B+A Y5=(CB’ A)’ =C’+B+A’ Y6=(CB A ’)’=C’+B’+A Y7=(C B A )’=C’+B’+A’
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与译码器、 与译码器、编码器的比较 译码器：输出是一组（ 中的某一个有效， 译码器：输出是一组（2n个）中的某一个有效，由全部 输入变量决定。 输入变量决定。 任何时刻，输入全部有效，只有一个输出有效！ 任何时刻，输入全部有效，只有一个输出有效！ 编码器：输出是一组变量（全部 个变量的编码），由 个变量的编码）， 编码器：输出是一组变量（全部n个变量的编码），由 2n个输入变量中有效的一个输入决定。 个输入变量中有效的一个输入决定 有效的一个输入决定。 任何时刻，只有一个输入有效，输出全部有效！ 任何时刻，只有一个输入有效，输出全部有效！ 数字多路器：输出是输入变量（ 中的一个， 数字多路器：输出是输入变量（2n个）中的一个，由选 择输入变量（ 个 决定。 择输入变量（n个）决定。 任何时刻，只有一个输入直接作为唯一的输出！ 任何时刻，只有一个输入直接作为唯一的输出！
编码器优先级的应用
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4.5 多路器 1. 多路器概述 多路器 多路器的定义 就是由n个选择输入变量， 就是由 个选择输入变量，从2n个二进制输入中选择 个选择输入变量 一个作为输出的组合电路。 相当于数字的多位选择开关 相当于数字的多位选择开关) 一个作为输出的组合电路。(相当于数字的多位选择开关
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译码器实现4 用2个3-8译码器实现 个 译码器实现 个变量的4-16译码器 个变量的 译码器
w=0上面的译码器 上面的译码器 工作， 工作，对应最小项 (0，1，2，3，4， ， ， ， ， ， 5，6，7) ， ，
w=1下面的译码器 下面的译码器 工作， 工作，对应最小项 (8，9，10，11， ， ， ， ， 12，13，14，15) ， ， ，
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2. 组合逻辑的分析 组合逻辑分析 组合逻辑分析： 组合逻辑分析：根据给定的逻辑电路找出输入信号与 输出信号之间的关系。 输出信号之间的关系。 组合逻辑分析的步骤 根据给定的逻辑电路写出逻辑表达式； 根据给定的逻辑电路写出逻辑表达式； 化简； 化简； 给出真值表； 给出真值表； 通过真值表分析逻辑功能。 通过真值表分析逻辑功能。
X0 X1 X2 X3 4输入编码器 输入编码器 输入 Y1 X0→Y1Y0=00 Y0 X1→Y1Y0=01 X2→Y1Y0=10 X3→Y1Y0=11
结论：输入是 个二进制变量， 结论：输入是2n个二进制变量，输出是与输入相关的 n位二进制编码。 位二进制编码。 位二进制编码
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用1个2-4译码器 个 译码器 和4个3-8译码器 个 译码器 实现5个变量的 实现 个变量的 5-32译码器 译码器 输入变量为： 输入变量为： V、W、X、Y、Z 、 、 、 、
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4.4 编码器 1. 编码器概述 编码器概述 编码器的定义 接收2 个二进制输入，产生n位二进制编码输出的 接收 n个二进制输入，产生 位二进制编码输出的 组合逻辑电路。 组合逻辑电路。 4个二进制输入的编码器 个二进制输入的编码器
2. 编码器的优先级 优先级高的输入信号（即处于高位的输入变量） 优先级高的输入信号（即处于高位的输入变量）有效 直接输出对应的编码值， 时，直接输出对应的编码值，与低位的其它输入信号是否 有效无关。 有效无关。 4-2编码器的真值表 编码器的真值表
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4. 用译码器实现布尔函数
Y0’=(C’B’A’)’=m0’ Y1’=(C’B’A )’=m1’ Y2’=(C’B A’)’=m2’ F Y3’=(C’B A )’=m3’ Y4’=(C B’A’)’=m4’ Y5’=(C B’A )’=m5’ Y6’=(C B A’)’=m6’ Y7’=(C B A )’=m7’
结论： 译码器的输出与3输入变量的最小项一致 结论：3-8译码器的输出与 输入变量的最小项一致 译码器的输出与 相补或相反），因此可以利用 译码器+“或 （74LS138相补或相反），因此可以利用 相补或相反），因此可以利用3-8译码器 或 译码器 与门” 门”/“与门”来表示布尔函数。 与门 来表示布尔函数。