FPGA设计的报告课程设计

FPGA课程设计

实

验

报

告

实验一：设计一个可控的100进制可逆计数器

一、实验要求

用DE2-115开发板下载。

（1）计数器的时钟输入信号周期为200ns。

（2）以十进制形式显示。

（3）有一个复位端clr和两个控制端plus和minus，在这些控制信号的作用

clr plus minus 功能

0 ××复位为0

1 1 0 递增计数

1 0 1 递减计数

1 1 1 暂停计数

二、关键词

可控制、可逆、100进制、复位、暂停、递增、递减

三、内容摘要

module updown_count(qout,reset,clk,plus,minus);

output[7:0] qout;/*定义一个8位的输出，其目的是

低四位和高四位分别表示计数器的个位和十位。*/

input clk,plus,minus,reset;//定义四个输入，时钟，加计数，减计数和清零

reg[7:0] qout;//qout的数据类型为寄存器型

always @(posedge clk)//当clk上升沿到来时执行一遍下列程序

begin

if(!reset) qout<=0;//当reset为低电平时，计数器执行清零功能，否则跳过else

begin

case({minus,plus})//case语句模块，包含加，减和暂停四个模块

2'b10:

if (qout[3:0]==0)//判断个位是否为零，若不为零，跳到个位减一begin

qout[3:0]<=9;//给个位赋值

if(qout[7:4]==0) qout[7:4]<=9;//判断十位是否为零，并且给十位赋值

else

qout[7:4]<=qout[7:4]-1;//由于个位赋9，相当于向十位借一，因而十位减一end

else

qout[3:0]<=qout[3:0]-1;//个位减一

/*这一部分是减计数模块，其思路是：首先判断个位是否为零，若为零，则执行后面的程序，个位直接赋9，并且十位减一；否则个位减一*/ 2'b01:

if (qout[3:0]==9)//判断个位是否为9，否则跳到个位加一begin

qout[3:0]<=0;//若上面个位为9判断成立，则给个位赋值

if(qout[7:4]==9) qout[7:4]<=0;//判断十位是否为9，若为9，则赋0

else

qout[7:4]<=qout[7:4]+1;//若十位不为9，十位加一

end

else

qout[3:0]<=qout[3:0]+1;//个位加一

/*这一部分是加计数模块，首先判断个位是否为9，若不为9，个位加1；否侧，再判断十位是否为9，

若为9，十位赋0，否侧十位加1。*/

2'b11:

qout[7:0]<= qout[7:0];//暂停计数模块

endcase/*整个case语句模块，当minus为1plus为0时，执行减计数;minus 为0plus为1时;

执行加计数;minus为1plus为1时,暂停。*/

end

end

endmodule

四、建立工程文件

（1）指定工程文件名

在图二所示窗口中，选择File→New Project Wizard，弹出如图四的对话框，在此对话框中分别输入新建工程所在的文件夹名称（keni100）、工程名称（keni100）和顶层实体名称（keni100）。QuartusII要求工程文件名与顶层实体名一致。

QuartusII软件界面

（2）添加文件和库

工程文件夹名、工程名以及顶层实体名设置完后，点击Next按钮，弹出如图四所示的对话框，在此对话框中可以设置添加的文件或者库，按提示操作。完成后，单击Next按钮，进入目标器件选择对话框。

（3）选择目标器件

在图所示的目标器件选择对话框中，在Family下拉列表中选择器件的种类（Cyclone II系列），在target device选项组中选择Specific device selected in “Avaiable devices”list，为用户制定目标器件。在Show in “Available device”list选项组中，通过限制封装（Package选择FPGA）、引脚数（Pin count选择672）、速度等级（Speed grade选择6）条件，快速查找所需器件，选择型号为EP2C70F672C6的主芯片。

目标器件选择对话框

单击Next按钮，进入如图六所示的第三方EDA工具选择对话框。

（4）选择第三方EDA工具

在图所示对话框中，依据提示用户可以选择所用的第三方工具如Modelsim、Synplify等。如不需要第三方工具，则单击Next按钮，进入如图所示的工程创建结束对话框。

（5）工程创建结束

在图所示的结束对话框中，查看设置信息是否正确，正确，则单击Next，弹出如图所示窗口，在QuartusII资源管理器中可以看到新建的工程名称。

五、设计输入（原理图法）

（1）选择输入文件类型

在图所示窗口中，选择Flie→New，弹出如图所示的新建文件类型选择对话框。在本对话框中有8中设计文件输入方式，分别对应相应的编译器。本节要介绍的是原理图输入法，选择Verilog HDL File并单击OK按钮，弹出如图所示的图形编辑器对话框。

文件编辑器

（2）分析综合

选择菜单Processing→start→start analysis&synthesis，弹出QurtusII的分析综合窗口，点击“start”按钮，开始分析综合，在下面的Message窗口会显示各种信息，包括警告和出错信息，如有错，则需要依据错误提示信息返回并修改电路，再次重新分析综合直至无错误提示信息和提示成功。