分频器电路图
六分频加法电路的设计
六分频加法电路的设计1相关原理分析1.1计数器计数器是实现分频电路的基础，计数器包括普通计数器和约翰逊计数器两种，这两种电路均可用于分频电路中。
最普通的计数器莫过于加法（减法）计数器。
以3位二进制计数器为例，计数脉冲CP 通过计数器时，每输入一个计数脉冲，计数器的最低位（记为Q0，后面的依次记为Q1、Q2、）翻转一次，Q1、Q2、都以前一级的输出信号作为触发信号。
分析这个过程，不难得出输出波形。
图1-1 3位二进制计数器时序图由上很容易看出Q0 的频率是CP的1/2，即实现了2分频，Q1则实现了4分频，同理Q2实现了8分频。
这就是加法计数器实现分频的基本原理。
约翰逊计数器是一种移位寄存器，采用的是把输出的最高位取非，然后反馈送到最低位触发器的输入端。
约翰逊计数器在每一个时钟下只有一个输出发生变化。
同样以3为二进制为例。
假设最初值或复位状态是000，则依次是000、001、011、111、110、100、000这样循环。
由各位的输出可以看出，约翰逊计数器最起码能实现2分频。
1.2两种计数器的比较从以上分析可以看出约翰逊计数器没有充分有效地利用寄存器的所有状态，而且如果由于噪声引入一个无效状态，如010，则无法恢复到有效循环中去，需要加入错误恢复处理。
但其较之加法计数器也有它的好处。
同一时刻，加法计数器的输出可能有多位发生变化，因此当使用组合逻辑对输出进行译码时，会导致尖峰脉冲信号。
而约翰逊计数器可以避免这个问题。
1.3 计数器的选择本次训练要求设计的是加法分频电路，选择的是加法计数器。
加法计数器实现分频较之约翰逊计数器简单，编程也容易理解一些，对于初学者也较容易上手。
在前面已经讲过加法计数器实现2n的分频的方法，现在就不在赘述。
1.4 偶数分频器如前所述，分频器的基础是计数器，设计分频器的关键在于输出电平翻转的时机。
偶数分频最易于实现，要实现占空比为50%的偶数N分频，一般来说有两种方案：一是当计数器计数到N/2-1时，将输出电平进行一次翻转，同时给计数器一个复位信号，如此循环下去；二是当计数器输出为0到N/2-1时，时钟输出为0或1，计数器输出为N/2到N-1时，时钟输出为1或0，当计数器计数到N-1时，复位计数器，如此循环下去。
1.变换器
Uo T1 Uz t -Uz T2
图5 V/f转换器各点的波形
4.f/V转换器 f/V转换器能把输入频率信号转换成相应的电 压信号,使Uo随着fi的变化而变化.
电路图6:
-E +E R1 R2 +E R11 5 D1 Ui D2 3 R5 3 R6 R7 R +E C T2 R6 2 1 2 5 N1 4 D3 U1 C1 UN 2 Up 1 R10 R4 -E R3 N2 D4 4 R9 T1 C2 U2 Vz 3 R12 4 1 Uo 5 N3
由N3构成低通滤波器,输出电压平均值:
U o = TωVZ f i
图7输出各点波形
Ui 0
U1
0
Tω U2
Vz 0
UH
UL UH UP
图7输出各点波形
�
Uc t Up1 Up2 Up t Up1 Up2
Uo T1 Uz t -Uz T2
图5 V/f转换器各点的波形
显然,Ui越大,C的充电电流ic及锯齿波电压的 斜率越大.因此,每次达到负的门限电压Up2 的时间越短,输出脉冲的频率就越高. C的充电电压:
1 t U c (t ) = ∫0 U i dt RC
输出 滞后比较器
R8
单稳态电路 图6 f/V转换器电路图
放大器N1构成滞后比较器,输 入有D1,D2限幅保护.放大器 N1将输入信号转换成频率相同 的方波信号,再经微分电容C1 和二极管D3把上升窄脉冲送到 放大器N2. 放大器N2构成单稳态电路,常 态下其反相输入UN为负电位, 使放大器N2输出高电平,T1, T2导通,这时T1的输出点U2为 低电平.正脉冲触发使放大器 N2迅速翻转为低电平,T1截止, T1的输出点U2为高电平,它的 值等于稳压管稳压值Vz. 那么,UN保持高电平UH,如图7. 同时T2截止,使C通过R充电, 经过tω时间Up上升到UH以上使 N2再次翻转"复位",单稳结 束.U2输出定宽度(tω),定 幅度(Uz)的脉冲,其占空比 随着输入频率的升高而增大.
手把手教你做音箱分频器
手把手教你做音箱分频器１.电感骨架依据电感线圈的要求，选择合适的非金属骨架，如焊锡丝、密封用生料带的塑料骨架以及其它木质、胶质骨架等。
２.漆包线选用粗细合适、质量上乘的漆包线若干。
３.阻容件根据电路要求选择容量、阻值和功率合适的电容、电阻，分频电容最好选用进口或国产优质ＣＢＢ电容，电阻以大功率水泥电阻为首选。
４.粘合剂此剂可选用市售“立得牢”等强粘度胶。
５.硬币、螺栓螺栓选择直径４ｍｍ左右的铜质品，其长度则根据电感骨架的高度而定。
６.敷铜板根据分频元器件的多少，选择大小合适的优质敷铜板，线路走向则根据设计要求用美工刀刻制。
７.透明胶带一盘制作１.绕电感将粘合剂瓶顶、底中间各钻一直径略大于漆包线的小孔（因液体粘稠，故不会从孔中流出），在两孔各穿一段塑料胶管之后，把漆包线从两胶管中穿过，以保漆包线通过两孔时不被刮伤，然后一人将漆包线一端拉紧，另一人就可拿漆包线的另一端在骨架上绕线，绕时双手不可接触漆包线，因漆包线在通过粘合剂时已均匀地敷上了一层粘合剂，可用手捏住骨架两端使之旋转，待电感圈数绕足之后，将多余的漆包线剪掉，固定好外引出线，待线上的粘合剂凝固以后，用透明胶带在线圈上紧绕几层。
２.元器件安装根据电感线圈及阻容件在板上的位置，用小钻在板上打好孔，在硬币中间钻一比铜螺栓直径略大的孔，将铜螺栓依次穿过硬币、线圈和电路板，然后再垫上弹簧垫片，用螺母紧固，将线圈、电容和电阻的引线刮净上锡后焊在相应的位置上，最后在板上焊接好进出线。
经过以上操作，一只质优价廉的分频器便制作完工，剩下的就是你体验成功的喜悦了。
分频器电感接线有讲究音箱分频器中电感线圈的接法对音质音色影响极大。
使用的一对倒相式音箱，电感线圈接法是外圈入里圈出音色均衡圆润。
曾使用里圈入外圈出接法，结果低音全无。
质量分频器的业余制作方法高保真的音箱多数都是由两只或两只以上的扬声器单元构成，要高质量的还原20Hz～20kHz全频段的音频信号，必须借助优质分频器的协助。
数字频率计分频电路的设计
f
=
1 (65536 ×n +
m)
× T R ×2 K
其中 : n 为溢出次数 , m 为最后一次计数值 , K CL K CL R CL K MOV C ,DOU T RLC A DJ NZ R0 ,RD - AD
RET
312 MAX7219 显示子程序 MAX7219 显示程序就是 89C51 在 CL K ( P212) ,
LOAD ( P210) 时序的配合下 , 通过 D IN ( P211) 向
3 分频器硬件电路
分频 器 电 路 采 用 两 个 12 位 分 频 芯 片
CD4040 , 一个 8 选 1 的 CD4051 模拟开关 , 一个 16 选 1 的 CD4067 模拟开关 , 组成分频值可控的 24 位分 频器 。两片 CD4040 级联完成 24 分频功能 。当被测 信号进行 21～28 分频时 , 分频信号通过 CD4051 多路 选择开关进入单片机的中断请求端 , 当被测信号进行 29～224分频时 , 分频信号通过 CD4067 多路选择开关 进入单片机的中断请求端 。在 CD4051 芯片中 , X0～ X7 为 8 位模拟开关的输入端 , X 为输出端 , 对应分 频系数为 21～28 , 在 CD4067 芯片中 , X0～X15 为 16
4 分频原理
为了迅速确定分频系数 , 采用 16 位定时/ 计数器
进行定时计数 。方法如下 : 单片机内部定时计数器的
计数范围为 0～65535 。为保证测量精度 , 选择计数
一文看懂汽车音响分频器接线方法图解
一文看懂汽车音响分频器接线方法图解分频器原理从电路结构来看，分频器本质上是由电容器和电感线圈构成的LC 滤波网络，高音通道是高通滤波器，它只让高频信号通过而阻止低频信号；低音通道正好相反，它只让低音通过而阻止高频信号；中音通道则是一个带通滤波器，除了一低一高两个分频点之间的频率可以通过，高频成份和低频成份都将被阻止。
在实际的分频器中，有时为了平衡高、低音单元之间的灵敏度差异，还要加入衰减电阻；另外，有些分频器中还加入了由电阻、电容构成的阻抗补偿网络，其目的是使音箱的阻抗曲线心理平坦一些，以便于功放驱动。
位于功率放大器之后，设置在音箱内，通过LC滤波网络，将功率放大器输出的功率音频信号分为低音，中音和高音，分别送至各自扬声器。
连接简单，使用方便，但消耗功率，出现音频谷点，产生交叉失真，它的参数与扬声器阻抗有的直接关系，而扬声器的阻抗又是频率的函数，与标称值偏离较大，因此误差也较大，不利于调整。
将音频弱信号进行分频的设备，位于功率放大器前，分频后再用各自独立的功率放大器，把每一个音频频段信号给予放大，然后分别送到相应的扬声器单元。
因电流较小故可用较小功率的电子有源滤波器实现，调整较容易，减少功率损耗，及扬声器单元之间的干扰。
使得信号损失小，音质好。
但此方式每路要用独立的功率放大器，成本高，电路结构复杂，运用于专业扩声系统。
分频器技术参数第一个，就是分频器的分频点，这个应该不用多说。
第二个，就是所谓分频器的“路”，也就是分频器可以将输入的原始信号分成几个不同频段的信号，我们通常说的二分频、三分频，就是分频器的“路”。
第三个，就是分频器的“阶”，也称“类”。
一个无源分频器，本质上就是几个高通和低通滤波电路的复合体，而这些滤波电路的数量，就是上面所说的“路”。
但是在每一个滤波电路中，还有更精细的设计，换句话说，在每一个滤波电路中，都可以分别经过多次滤波，这个滤波的次数，就是分频器的“阶”。
课程设计—分频器的制作
电子技术课程设计报告学院：专业班级：学生姓名：学号：指导教师：完成时间：成绩：分频器的制作设计报告一. 设计要求把1000HZ的信号分成500Hz，100Hz的信号，用拨动开关控制。
发挥部分：1、200Hz信号的产生 2、倍频信号的产生。
二. 设计的作用、目的1、掌握运用中规模集成芯片设计分频器的方法。
2、掌握使用与非门、555单稳态产生倍频信号的方法。
三.设计的具体实现1、单元电路设计(或仿真)与分析1、分频信号的产生：电路图如下74ls192是同步十进制可逆计数器，具有双时钟输入，并具有异步清零等功能。
在此电路中，计数器处于加计数状态，输入脉冲1000Hz由5脚输入，用清零法组成进制可变的计数器，并通过单刀双掷开关控制。
仿真结果图如下：①当开关拨到1档时，上面频率计数器计输入信号频率为1000Hz，下面频率计数器计数频率为500Hz信号。
②当开关拨到2档时，上面频率计数器计输入信号频率为1000Hz，下面输出频率计数器显示100Hz信号。
2、200Hz信号的产生：电路图如下74ls192是同步十进制可逆计数器，具有双时钟输入，并具有异步清零等功能。
仿真结果图如下：在此电路中，计数器处于加计数状态，输入脉冲1000Hz由5脚输入，用清零法组成进制可变的计数器，2脚即输出200Hz信号。
2、倍频信号的产生：倍频信号原理图如下，输入信号由最左端输入方波（频率大于1000Hz并且峰峰值大于3v小于5v效果好）其中第一个与非门连接成非门使用，起着对输入信号倒相的作用。
这样，当有一个方波脉冲信号输入时，由C1、R1组成的微分电路将在脉冲信号的前沿产生一个正向微分脉冲信号，同时在方波下降沿处产生负向脉冲，另一路经过反相后，C2、R2微分电路产生负向脉冲（另一路产生正向脉冲同时）和负向脉冲，经过二极管滤除正向脉冲作为555单稳态的2脚触发端输入信号，而555单稳态3脚输出倍频后的方波。
仿真结果图如下：左端频率计数器显示的是输入的1000Hz的信号，右端频率计数器显示的是倍频后输出的2000Hz的信号示波器显示：号2000Hz。
分频电路
仿真波形
CLK
上பைடு நூலகம்沿Q1 上升沿Q0
下降沿Q1 下降沿Q0 Q1“相或” Q0 “相或”
举一反三
实现任意的奇数分频。归类的一般方法为：对 于实现占空比为50%的N倍奇数分频. 步骤：1. 进行上升沿触发进行模N计数，计数选 定到某一个值进行输出时钟翻转，然后经过(N1)/2再次进行翻转得到一个占空比为非50%的 奇数N分频时钟， 2.同时进行下降沿触发的模N计数，同理。 3.两个占空比非50%的N分频时钟相或运算 得到占空比为50%的奇数N分频时钟。 注意：“相或“的两端要适当选取，例如N=5时 选Q1；N=7时，选Q2；N=15时，选Q3。
分频电路部分：采用格雷码计数器，可有效的避免毛刺现象的发生。 格雷码跳变顺序：001—011—010—110—111—101 (Q2Q1Q0) 用卡诺图化简之后的逻辑表达式：Q*2=Q2Q1+Q1Q’0 Q1=Q’0Q1+Q’2Q0 Q0=Q’1Q0+Q2Q1
由于所选择的格雷码没有000状态，所以需保证起始状态不能为000， 则多了一个d高电平，用来控制起始状态。 q2的输出即是对时钟信号clk三分频之后的信号波形。
占空比为1:1的奇数分频电路的实现：
方法三：利用如下电路实现
输入时钟频率：CLK。器件：一个非与门，两个D触 发器，分别为D1（输入）， Q1（输出）和D2，Q2 注意：开始要复位触发器。 D0=Q0*=A’ AND B’
D1=Q1*=A Clk3*=(CLK+B’)AND(A+clk3)
错位相或法
以3分频为例： 首先设计模三的计数器，其真值表如下：
2.5分频电路的设计
数电第二次大作业--2.5分频电路的设计班级：001111姓名：江新远 00111116时间：2013年6月16日一、设计要求利用所学数字电路知识设计2.5分频电路。
二、设计思路本次数电实验共采用两种设计方案，各方案具体实现思想如下：方案一：首先进行模3的计数，在计数到2时，将输出时钟赋为'1'，而当回到计数0时，又赋为0，这样，当计数值为2时，输出时钟才为1，因此，只要保持计数值2为半个输入时钟周期，即可实现2.5分频时钟。
因此，保持2为半个时钟周期即是该设计的关键。
从中可以发现，因为计数器是通过时钟上升沿计数，故可在计数为2时对计数触发时钟进行翻转，那么，时钟的下降沿就变成了上升沿。
即在计数值为2期间的时钟下降沿变成了上升沿，也就是说，计数值2只保持了半个时钟周期。
由于时钟翻转下降沿变成上升沿，因此，计数值变为0。
所以，每产生一个2.5分频时钟的周期，触发时钟都要翻转一次。
方案二：将2.5分频电路分解为两个五分频电路，其中一个为上升沿触发，另外一个为下降沿触发，两个电路之间存在2.5个时钟脉冲的间隔，将这两个5分频电路的输出用或门进行或运算，即可得出所需2.5分频电路。
三、电路设计过程方案一：1. 实验原理图如下。
电路是一个分频系数为2.5的分频器电路，该电路是用VHDL 来设计半整数分频器的。
它由模3计数器、异或门和D 触发器组成。
2. 其中模3计数器部分可以用74LS161实现，也可以用VHDL 直接编写，本次设计采用VHDL 语言编写模3计数器。
下面是模3计数器的VHDL 源代码library ieee;use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity dec is port( fin:in std_logic; fout:buffer std_logic); end dec;architecture fpq of dec is signal clk,div2:std_logic;signal count:std_logic_vector(3 downto 0);signal preset:std_logic_vector(3 downto 0):="0011"; begin clk<=fin xor div2; p1:process(clk) begin if clk'event and clk='1'then if(count="0000")then count<=preset-1; fout<='1';异或门带预置数功能的模N 减法计数器2分频计数器elsecount<=count-1;fout<='0';end if;end if;end process p1;p2:process(fout)beginif(fout'event and fout='1')thendiv2<=not div2;end if;end process p2;end fpq;生产元件符号：3. 电路设计图如下4. 仿真结果：方案二：1. 计数器使用74LS161设计实现，采用Oc 置数法（使用后5个状态）来实现计数器，即计到15（1111）状态时产生进位信号，利用进位信号使计数器返回初态11（1011）。
基于FPGA的整数倍分频器设计
基于FPGA的整数倍分频器设计
1、前言
分频器是FPGA设计中使用频率非常高的基本单元之一。
尽管目前在大部分设计中还广泛使用集成锁相环（如Altera的PLL，Xilinx的DLL）来进行时钟的分频、倍频以及相移设计，但是，对于时钟要求不太严格的设计，通过自主设计进行时钟分频的实现方法仍然非常流行。
首先这种方法可以节省锁相环资源，再者这种方式只消耗不多的逻辑单元就可以达到对时钟的操作目的。
2、整数倍分频器的设计
2.1 偶数倍分频
偶数倍分频器的实现非常简单，只需要一个计数器进行计数就能实现。
如需要N分频器（N 为偶数），就可以由待分频的时钟触发计数器进行计数，当计数器从0计数到N/2-1时，将输出时钟进行翻转，并给计数器一个复位信号，以使下一个时钟开始从零计数。
以此循环，就可以实现偶数倍分频。
以10分频为例，相应的verilog代码如下：
regclk_div10;
reg ［2:0］cnt;
always@（posedge clk or posedge rst）begin
if（rst）begin //复位
cnt《=0;
clk_div10《=0;
end
elseif（cnt==4）begin
cnt《=0; //清零
clk_div10《=~clk_div10; //时钟翻转
end
else。
4017 详细功能
CD4017引脚功能参数图,电路图,原理图资料十进制计数／分频器CD4017，其内部由计数器及译码器两部分组成，由译码输出实现对脉冲信号的分配，整个输出时序就是O0、O1、O2、…、O9依次出现与时钟同步的高电平，宽度等于时钟周期。
CD4017有10个输出端（O0～O9）和1个进位输出端～O5-9。
每输入10个计数脉冲，～O5-9就可得到1个进位正脉冲，该进位输出信号可作为下一级的时钟信号。
CD4017有3个输（MR、CP0和~CP1），MR为清零端，当在MR端上加高电平或正脉冲时其输出O0为高电平，其余输出端（O1～O9）均为低电平。
CP0和～CPl是2个时钟输入端，若要用上升沿来计数，则信号由CP0端输入；若要用下降沿来计数，则信号由～CPl端输入。
设置2个时钟输入端，级联时比较方便，可驱动更多二极管发光。
由此可见，当CD4017有连续脉冲输入时，其对应的输出端依次变为高电平状态，故可直接用作顺序脉冲发生器。
此主题相关图片如下：1111.jpgCD4017引脚图一、用一个CD4017制成的彩灯电路1.用一个CD4017制作的彩灯电路如图1所示。
此主题相关图片如下：222.jpg2.电路工作原理CD4017输出高电平的顺序分别是③、②、④、⑦、⑩、①、⑤、⑥、⑨脚，故③、②、④、⑦、⑩、①脚的高电平使6串彩灯向右顺序发光，⑤、⑥、③脚的高电平使6串彩灯由中心向两边散开发光。
各种发光方式可按自己的需要进行具体的组合，若要改变彩灯的闪光速度，可改变电容C1的大小。
二、用三个CD4O17彩灯电路图CD4017的级连，如图2所示。
此主题相关图片如下：3333.gifCD4017原理图电路2．CD4017级连后可以顺序输出24个高电平，同上理可组合出各种不同的发光方式，见图3，可使6串彩灯向右流水发光，再向左流水发光，中心向两边散开后再向中心靠拢发光，1、3、5、2、4、6串间隔发光等等cd4017是常用的coms十进制计数器芯片，常用在各种数字电路中的记数脉冲等功能电路中，应用十分的广泛.〈cd4017管脚图〉cd4017管脚功能介绍:<cd4017内部结构功能框图>详见/chip/266.html 有更多cd4017应用参数.cd4017 pdf 资料下载：/view.jsp?Searchword=cd4017cd4017引脚功能:芯片有10个译码输出Q0～Q9;MR为清零端,CP0和～CPl是2个时钟输入端,三个输出端的控制. 0Y1Y2Y。
4060 振荡器-计数-分频器 结构原理与长延时应用电路
4060 振荡器-计数-分频器结构原理与长延时应用电路
2011-12-24 10:21
CC4060 它由两部分组成一部分14级分频器, 由Q4一Q14式缺少Q11, , 输出二进制分频信号,另一部分是振荡器由内含两个串接的反相器和外接电阻电容构成, 因此该集成电路可以直接实现振荡和分频的功能。
震荡器的结构可以是RC 或晶振电路。
reset 为高电平时，计数器清零且振荡器使用无效，所有的计数器位均为主从触发器。
时钟下降沿开始计数。
Q4 脚的输出频率为振荡器的频率f除以2的4次幂
Q14脚的输出频率为振荡器的频率f除以2的14次幂
按下启动按钮AN, 常开继电器J吸合, 触点J1闭合,4060开始工作, 其所有输出端为0, 三极管SC8550导通, 此时放开AN也不影响
继电器的吸合状态。
同时, 继电器的另一触J2点也闭合, 并接通负载。
当计数到使输出端《图中为Q10端)为1这时电路已经延时了一段时间, 三极
管截止, 继电器J释放, 并断开负载, 延时控制完成。
DIY音响(二)-分频器制作
DIY音响(二)-分频器制作分频器在音箱系统中的作用用“举足轻重”一词来形容一点也不过分。
然而这一个非常重要的问题却又是一个极易被一般爱好者所忽视的问题。
我常常见到有些DIYer到器材店去买分频器时最关心的是几分频、几阶滤波，价格几许。
好一些的情况也就是挑一下与自己的单元相同的品牌，注意一下电感的线径，电容的材质，分频点是多少。
至于这只分频器的设计是否合理，是否适合自己的单元却很少见到有人会去关心，这很有些“买椟还珠”的感觉。
在DIYer中还存在这样的一个看法：分频器的滤波阶数取高些好，理由是可以得到陡峭的衰减特性，因此单元之间的干扰就小。
但事实上我们应该知道这样的一个常识：电抗器件（或者说是惯性元件）对通过的交流信号有相移，每一阶最大的相移量达到90度。
照此计算，一个四阶滤波器最终将产生360度的相移。
如此一来，高低频单元的相位就必须衔接的非常好，否则稍一错位就会出乱子，出现一系列的峰谷。
然而这还不算最糟的，更糟的是由于相位变化的剧烈带来了大量的相位失真。
从这个意义上说，不用滤波器最好，但并不现实。
既然必须采用滤波器，就我个人的看法，滤波的阶数应该是少些好。
可是如果滤波阶数太少又得不到足够的衰减率，这对单元也是一个很大的折磨，这又是一个矛盾。
一般来说，解决这个矛盾采用二阶滤波还是比较合理的。
理由是：（1）由于标准二阶滤波衰减斜率为12dB，在正常情况下是足以应付；（2）由于最大相移为180度，因此比较容易实现相位对接，同时相位失真也在可忍受范围。
一个设计、制作优良的分频器，应该是针对某一组单元度身定做的，没有一个放诸四海皆真理、那种万金油似的分频器。
道理非常简单：每一款杨声器由于设计、制作上的差异，都有不同的特性。
从声压特性、阻抗特性到相位特性都有所不同。
设计一个分频器应该将这些因素综合考虑，使得各单元的优点得以充分发挥，缺点得以有效抑制，方可算得上是一个成功的设计。
我们以往设计分频器选择器件参数时比较常用的方法是采用教科书上所介绍的，根据分频点、衰减斜率进行计算得到的。
实验七 分频器电路设计
实验七、分频器电路设计一、实验目的1、学习任意分频器的设计方法；2、学习数控分频器的设计、分析和测试方法。
二、实验要求1、基本要求1、设计一个偶分频器2、设计一个2n分频器3、设计一个奇分频器4、设计一个半整数分频器5、设计一个数控分频器2、扩展要求1、设计一个任意N分频计数器。
N为奇数或偶数2、设计一个硬件电子琴电路三、实验原理1、偶数分频对时钟进行偶数分频，使占空比为50%。
只要使用一个计数器，在计数器的前一半时间使输出为高电平，在计数器的后一半时间使输出为低电平，即可得到偶分频时钟。
2、奇数分频对时钟进行奇数分频，使占空比为50%。
先对输入时钟的上升沿进行计数，让一个内部信号在前一半时间（分频系数除2取整）为高电平，后一半时间为低电平；再对输入时钟的下降沿进行计数，让另一个内部信号在前一半时间为高电平，后一半时间为低电平；然后将这内部两个信号相或后即得到奇数分频时钟。
3、2n分频器用一个M(2M>=f0)位的二进制计数器对输入时钟进行计数。
其第0位为输入时钟的二分频，第1位为输入时钟的四分频，第2位为输入时钟的8分频，依此类推，第n-1位为输入时钟的2n分频。
4、半整数分频器分频系数为N=0.5的整数倍的分频器电路可由一个异或门、一个模N的计数器和一个2分频构成。
通用半整数分频器电路组成如图7-1所示。
图7-1 通用半整数分频器电路框图与原理图5、数控分频器数控分频器的功能就是在输入端给定不同的输入数据时，将对输入的时钟信号有不同的分频比。
数控分频器一般是用计数值可并行预置的加法计数器完成的，方法是将计数溢出位与预置数加载输入信号相接即可。
四、实验步骤建立一个工程项目，路径如：D:\20050837\seventh ，项目名和顶层实体名为freq_div 。
1、设计一个分频系数可预置的偶分频器（如8分频器），并进行编译仿真。
2、设计一个2n 分频器（如输入频率为1024HZ ，输出频率为256HZ ，64Hz ，4Hz 等），并进行编译仿真。
通用分频器基本原理
通用分频器基本原理整数分频包括偶数分频和奇数分频，对于偶数N分频，通常是由模N/2计数器实现一个占空比为1：1的N分频器，分频输出信号模N/2自动取反。
对于奇数N分频，上述方法就不适用了，而是由模N计数器实现非等占空比的奇数N分频器，分频输出信号取得是模N计数中的某一位（不同N值范围会选不同位）。
这种方法同样适用于偶数N分频，但占空比不总是1：1，只有2的n次方的偶数（如4、8、16等）分频占空比才是1：1。
这种方法对于奇数、偶数具有通用性。
半整数分频器也是在这种方法基础上实现的。
除了一个模N计数器，还需要一个异或模块和一个2分频模块。
半整数分频器原理如图1所示：半整数分频器设计思想：通过异或门和2分频模块组成一个改变输入频率的脉冲添加电路，也就是说N-0.5个输入信号周期内产生了N个计数脉冲，即输入信号其中的一个含一个脉冲的周期变为含两个脉冲的周期。
而这一改变正是输入频率与2分频输出异或的结果。
由2分频输出决定一个周期产生两个脉冲有两种方式：当一个输入信号来一个脉冲（前半周期）时，2分频输出变为‘1’，clk_in 取反，后半周期就会产生一个脉冲；2分频输出由‘1’变为‘0’时，clk_in 刚把一个周期（前半周期）内低电平变为高电平产生一个脉冲，而后半周期的脉冲与‘0’异或不变。
从而实现N-0.5分频。
要实现奇数、偶数、半整数通用分频器只需再加一个控制选择信号sel。
当sel=‘1’时，clk_in与2分频输出异或，实现半整数分频；当sel=‘0’时，只选通clk_in，实现整数分频。
通用分频器原理如图2所示：Verilog语言的实现本设计采用层次化的设计方法，首先设计通用分频器中各组成电路元件，然后通过元件例化的方法，调用各元件，实现通用分频器。
1、选择异或门模块half_select：modulehalf_select(sel,a,b,c);outputc;inputsel,a,b; xoru1(w,a,b); assignc=sel?w:a; （当sel=‘1’时，clk_in与2分频输出异或，实现半整数分频；当sel=‘0’时，只选通clk_in，实现整数分频。
项目五 2.5分频器的原理图输入设计
新建原理图文件counter_3.bdf。 放置元件，调整元件位置。
四、项目实施——1. Quartus Ⅱ原理图设计
完成连线、并重新命名管脚
四、项目实施——1. Quartus Ⅱ原理图设计
(3) 项目编译
分析综合
点击Quartus Ⅱ软件工具条上的快捷按钮 进行分析综合。
评价标准
良
能根据项目要求完成资 讯及学习，能制订合理 的行动计划。
及格
能根据项目要求完成 资讯及学习，能制订 合理的行动计划
分频器软硬件设计基本 正确，项目方案需要调 整。
能正确使用QuartusII 软件综合、编译、仿真 并下载程序到学习板， 能正确调试电路，基本 完成项目要求。
分频器软硬件设计思 路基本正确，但有一 定缺陷。
到LED上。 硬件电路：
三、项目分析
3.软件设计思路
先用JK触发器设计模3计数器（可直接利用前续项 目原理图文件生成图元），再用D触发器设计2分频 器，再按照电路结构图，完成2.5分频器的设计。
逻辑电路图：
四、项目实施
硬件平台准备
微机一台（Windows XP系统、安装好 Quartus Ⅱ5.0等相关软件）
《EDA技术应用》项目课件
项目五 2.5分频器的原理图输入设计
一、项目描述
1. 项目任务
分频器是数字逻辑电路中常用的电路。分频器用 于将较高频率的时钟脉冲分频得到频率较低的时 钟脉冲。
分频器根据分频系数不同，可分为整数分频器 （如2分频、3分频等）和分数分频器（如2.5分频 器、3.75分频器等）
，对分频器工程
引脚分配
完成分频器的分析综合过程，得到工程的数据库文件以后， 需要给分频器的输入输出引脚进行引脚分配。
任意数(整数、小数)分频器
任意数（整数、小数）分频器一、分频原理1．1偶数倍分频偶数倍分频通过计数器计数是很容易实现的。
如进行N倍偶数分频,那么可以通过由待分频的时钟触发计数器计数,当计数器从0计数到N/2-1时,输出时钟进行翻转,并给计数器一个复位信号,使得下一个时钟从零开始计数。
以此循环下去。
这种方法可以实现任意的偶数分频。
1．2奇数倍分频奇数倍分频通过计数器也是比较容易实现的,如进行三分频,通过待分频时钟上升沿触发计数器进行模三计数,当计数器计数到邻近值进行两次翻转,比如可以在计数器计数到1时,输出时钟进行翻转,计数到2时再次进行翻转。
即是在计数值在邻近的1和2进行了两次翻转。
这样实现的三分频占空比为1/3或者2/3。
要实现占空比为50%的三分频时钟,可以通过待分频时钟下降沿触发计数,和上升沿同样的方法计数进行三分频,然后下降沿产生的三分频时钟和上升沿产生的时钟进行相或运算,即可得到占空比为50%的三分频时钟。
这种方法可以实现任意的奇数分频。
归类为一般的方法为：对于实现占空比为50%的N倍奇数分频,首先进行上升沿触发进行模N计数,计数选定到某一个值进行输出时钟翻转,然后经过（N-1）/2再次进行翻转得到一个占空比非50%奇数n分频时钟。
与此同时进行下降沿触发的模N 计数,到和上升沿触发输出时钟翻转选定值相同值时,进行输出时钟时钟翻转,同样经过（N-1）/2时,输出时钟再次翻转生成占空比非50%的奇数n分频时钟。
两个占空比非50%的n分频时钟相或运算,得到占空比为50%的奇数n分频时钟。
如图1-1所示，是一个3分频器的仿真时序图。
图1-1 3分频器时序图1．3小数分频小数分频有很多方法，基本原理都是一样，在若干分频周期中，使某几个周期多计或少计一个数，从而在整个周期的总体平均意义上获得一个小数分频比。
设：K为分频系数；N为分频系数的整数部分；X为分频系数的小数部分；M为输入脉冲个数；P为输入脉冲个数；n为小数部分的位数。
关于分频器的FPGA实现整理思路
关于分频器的FPGA实现整理思路分频器是⽤的最⼴的⼀种FPGA电路了，我最初使⽤的是crazybingo的⼀个任意分频器，可以实现⾼精度任意分频的⼀个通⽤模块，他的思想在于⾸先指定计数器的位宽⽐如32位，那么这个计数器的最⼤值就是2^32=4294967296，假设系统时钟为50MHz，那么假如要想实现输出频率为fout，那么可以使⽤的频率控制字为：K满⾜关系：，那么设计计数器在每个时钟上升沿累加的值为K，当计数值为2^31时，clkout=1;否则clkout=0.最终即可以实现任意频率的输出，精度的计算⽅法为当K=1时，可以得到clkout=0.0116415321826934814453125Hz，也即是说可以输出的最⼩频率为0.011Hz此外我们最为常见的分频器分为以下4种分析：1.偶数分频最简单，要想得到分频系数为N的频率输出，设定⼀个计数器，这个计数器从零开始加1，当加到N/2-1时计数器清零，或者clkout翻转，以此循环，即可实现偶数倍分频。
2.奇数分频（分占空⽐不确定以及占空⽐50%）⽅法⼀：分频系数为N，占总⽐不确定：以三（N）分频为例，上升沿触发计数，计数器计数到1（N-1）/2时输出时钟翻转，计数到2（N-1）时再次翻转.代码为产⽣1/11占空⽐为⼗⼀分频时钟：在计数值为9和10时均反转时钟，是产⽣抽样脉冲的有效⽅法：always @(posedge clk or posedge rst) beginif(rst)begin//复位cnt<=0;clk_div11<=0;endelseif(cnt==9) beginclk_div11<=~clk_div11; //时钟翻转cnt<=cnt+1; //继续计数endelseif(cnt==10) beginclk_div11<=~clk_div11; //时钟翻转cnt<=0; //计数清零endelsecnt<=cnt+1;end占空⽐50% ，则可以在上⾯的基础上，加上⼀个下降沿触发计数，然后将上升沿和下降沿产⽣的时钟进⾏相或运算，即可得到奇数分频输出。