EDA技术与VHDL设计.ppt
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EDA技术与VHDL设计第6章VHDL结构与要素PPT课件
end entity decoder ;
6
例：使用类属语句表示延迟
entity gate is generic ( delay : time : = 5ns; port ( …);
end entity gate ; … out<=in1 and in2 after delay ;
7
6.1.2 端口说明
❖ 端口模式用来定义外部引脚的信号方向， 模式有4种：in（输入）、out（输出）、 buffer（缓冲器）、inout（双向）。
9
6.2 结构体
❖ 结构体也叫构造体，描述基本设计单元的 结构、行为、元器件及宁内部连接关系。
❖ 结构体包括两个组成部分： （1）说明部分：对数据类型、常数、信号、
子程序和元器件等要素进行说明。 （2）描述语句部分：包括各种顺序语句和并
❖ 库的好处在于使设计者可以共享已经编译 过的设计结果。
❖ 在VHDL语言中可以存在多个不同的库， 但是库与库之间是独立的，不能相互嵌套 。
14
6.3.1 库的种类
❖ 当前在VHDL语言中存在的库大致可以归 纳为5种：IEEE库、STD库、WORK库和 用户自定义的库。
15
1. IEEE库
是VHDL设计中最为常用的库，包含有IEEE标
❖ 端口为设计实体和其外部环境提供动态通 信的通道，功能相当于外部引脚。
❖ 端口说明语句的一般格式如下：
port ( 端口名 ： 端口模式 数据类型； … 端口名 ：端口模式 数据类型）；
8
端口名与端口模式
❖ 端口名是每个实体外部引脚的名称，通常 用一个或几个英文字母或英文字母加数字 命名，如d0、sel、q0等。
准的程序包和其它一些支持工业标准的程序包
6
例：使用类属语句表示延迟
entity gate is generic ( delay : time : = 5ns; port ( …);
end entity gate ; … out<=in1 and in2 after delay ;
7
6.1.2 端口说明
❖ 端口模式用来定义外部引脚的信号方向， 模式有4种：in（输入）、out（输出）、 buffer（缓冲器）、inout（双向）。
9
6.2 结构体
❖ 结构体也叫构造体，描述基本设计单元的 结构、行为、元器件及宁内部连接关系。
❖ 结构体包括两个组成部分： （1）说明部分：对数据类型、常数、信号、
子程序和元器件等要素进行说明。 （2）描述语句部分：包括各种顺序语句和并
❖ 库的好处在于使设计者可以共享已经编译 过的设计结果。
❖ 在VHDL语言中可以存在多个不同的库， 但是库与库之间是独立的，不能相互嵌套 。
14
6.3.1 库的种类
❖ 当前在VHDL语言中存在的库大致可以归 纳为5种：IEEE库、STD库、WORK库和 用户自定义的库。
15
1. IEEE库
是VHDL设计中最为常用的库，包含有IEEE标
❖ 端口为设计实体和其外部环境提供动态通 信的通道，功能相当于外部引脚。
❖ 端口说明语句的一般格式如下：
port ( 端口名 ： 端口模式 数据类型； … 端口名 ：端口模式 数据类型）；
8
端口名与端口模式
❖ 端口名是每个实体外部引脚的名称，通常 用一个或几个英文字母或英文字母加数字 命名，如d0、sel、q0等。
准的程序包和其它一些支持工业标准的程序包
EDA技术_第二章_VHDL语言ppt课件
标准的STD_LOGIC、STD_LOGIC_VECTOR； ▪ 运算操作符； ▪ VHDL程序的组成 ▪ VHDL语言设计▪ 库及IEEE库中包集合的使用
❖ 2．熟悉：
▪ VHDL语言的其它数据类型、子程序、包集合及配置
❖ 3．了解：
▪ 标示符：扩展标识符；数据类型转换
❖ 合法标示符：Decoder_1 , FFT , Sig_N , Not_Ack , State0 , Idle
❖ 非法标识符： _Decoder_1 , 2FFT , Sig_#N , Not-Ack ,
❖
RyY_RST_ , data_ _BUS , return
2021/6/11
ppt精选版
❖ 具有全局性特性，可以在以下区域定义和使用：
▪ 实体：作用于该实体中所有的结构体 ▪ 结构体：作用于整个结构体 ▪ 包集合：作用于调用此包集合的所有实体
❖ 除了没有方向说明以外，信号与实体的端口(PORT)概念是一致的。
2021/6/11
ppt精选版
16
VHDL语言客体—信号
LOGO
❖ SIGNAL Sys_clk：bit﹕= ‘0’；
▪ S2<=s1 after 10 ns;
2021/6/11
ppt精选版
17
4、信号、变量、常量的比较
LOGO
❖从硬件电路系统来看
▪ 常量相当于电路中的恒定电平，如GND或VCC 接口
▪ 变量和信号则相当于组合电路系统中门与门间 的连接及其连线上的信号值。
❖从行为仿真和VHDL语句功能上看
▪ 信号可以设置延时量，而变量则不能；
存放各设计模块都能共享的数据类型、常数、子 程序和函数。
库： library
❖ 2．熟悉：
▪ VHDL语言的其它数据类型、子程序、包集合及配置
❖ 3．了解：
▪ 标示符：扩展标识符；数据类型转换
❖ 合法标示符：Decoder_1 , FFT , Sig_N , Not_Ack , State0 , Idle
❖ 非法标识符： _Decoder_1 , 2FFT , Sig_#N , Not-Ack ,
❖
RyY_RST_ , data_ _BUS , return
2021/6/11
ppt精选版
❖ 具有全局性特性，可以在以下区域定义和使用：
▪ 实体：作用于该实体中所有的结构体 ▪ 结构体：作用于整个结构体 ▪ 包集合：作用于调用此包集合的所有实体
❖ 除了没有方向说明以外，信号与实体的端口(PORT)概念是一致的。
2021/6/11
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16
VHDL语言客体—信号
LOGO
❖ SIGNAL Sys_clk：bit﹕= ‘0’；
▪ S2<=s1 after 10 ns;
2021/6/11
ppt精选版
17
4、信号、变量、常量的比较
LOGO
❖从硬件电路系统来看
▪ 常量相当于电路中的恒定电平，如GND或VCC 接口
▪ 变量和信号则相当于组合电路系统中门与门间 的连接及其连线上的信号值。
❖从行为仿真和VHDL语句功能上看
▪ 信号可以设置延时量，而变量则不能；
存放各设计模块都能共享的数据类型、常数、子 程序和函数。
库： library
EDA技术及应用 第四章 VHDL设计初步PPT课件
3
4.1 多路选择器的VHDL描述
1. 2选1多路选择器的示意图和真值表
a 0y b1
s
当s=0时，y=a 当s=1时，y=b
absy ax0a xb1b
4
4.1 多路选择器的VHDL描述
2. 2选1多路选择器实现－原理图形输入法
01
10
a0
yy==ab
01
0b
5
4.1 多路选择器的VHDL描述
yasbs
19
4.1 多路选择器的VHDL描述
6. 各种表达式的比较---条件赋值表达式
y <= a WHEN s1=‘0’ ELSE b;
赋值目标 <= 表达式 WHEN 赋值条件 ELSE 表达式 WHEN 赋值条件 ELSE 表达式 WHEN 赋值条件 ELSE 表达式 ;
20
4.1 多路选择器的VHDL描述
14
_ 4.1 多路选择器的VHDL描述 4. 思考 y = ab + c
思考1：画出真值表
abcy
xx11
0 x 0 _0
1b0b 15
_ 4.1 多路选择器的VHDL描述 4. 思考 y = ab + c
思考2：使用原理图方式实现上式功能
16
_ 4.1 多路选择器的VHDL描述 4. 思考 y = ab + c
描述结构体的关键词。
功能描述语句：并行语句，顺序语句
并行语句：WHEN_ELSE，逻辑操作赋值
顺序语句：IF_THEN_ELSE
13
4.1 多路选择器的VHDL描述
3. 相关语句结构和语法－文件名称 文件名称建议和实体名称相同 使用VHDL语句编写：后缀是.vhd 使用Verilog HDL语句编写：后缀是.v 使用原理图输入设计：后缀是.gdf
4.1 多路选择器的VHDL描述
1. 2选1多路选择器的示意图和真值表
a 0y b1
s
当s=0时，y=a 当s=1时，y=b
absy ax0a xb1b
4
4.1 多路选择器的VHDL描述
2. 2选1多路选择器实现－原理图形输入法
01
10
a0
yy==ab
01
0b
5
4.1 多路选择器的VHDL描述
yasbs
19
4.1 多路选择器的VHDL描述
6. 各种表达式的比较---条件赋值表达式
y <= a WHEN s1=‘0’ ELSE b;
赋值目标 <= 表达式 WHEN 赋值条件 ELSE 表达式 WHEN 赋值条件 ELSE 表达式 WHEN 赋值条件 ELSE 表达式 ;
20
4.1 多路选择器的VHDL描述
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_ 4.1 多路选择器的VHDL描述 4. 思考 y = ab + c
思考1：画出真值表
abcy
xx11
0 x 0 _0
1b0b 15
_ 4.1 多路选择器的VHDL描述 4. 思考 y = ab + c
思考2：使用原理图方式实现上式功能
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_ 4.1 多路选择器的VHDL描述 4. 思考 y = ab + c
描述结构体的关键词。
功能描述语句：并行语句，顺序语句
并行语句：WHEN_ELSE，逻辑操作赋值
顺序语句：IF_THEN_ELSE
13
4.1 多路选择器的VHDL描述
3. 相关语句结构和语法－文件名称 文件名称建议和实体名称相同 使用VHDL语句编写：后缀是.vhd 使用Verilog HDL语句编写：后缀是.v 使用原理图输入设计：后缀是.gdf
VHDL第1章数字系统设计与EDA技术PPT课件
Q2 11
Q3
TC 15
D8 74LS161
Q0
14 13
Q1 12
Q2 11
Q3
TC 15
D9 74LS161
Q0
14 13
Q1 12
Q2 11
Q3
TC 15
D10 74LS161
12 12MHz 43
2 CET CL K
9 PE 1 MR
10 CEP
P3
P2
7
5 6
D13 4 P1
D12 3 P0
硬件描述语言
35
EDA技术要求采用硬件描述语言来描述系统设计。 硬件描述语言(Hardware Description
Language)：用于描述硬件电路的功能、信号 连接关系和定时关系的语言
VHDL Verilog HDL ABEL-HDL C语言
VHDL和Verilog HDL被IEEE接纳为国际标准
15
5、基于可编程逻辑器件实现数字系统
自己动手，设计实现确定功能的芯片 例如：原型设计通常利用可编程逻辑器件实现 特点：
无需厂家参与设计生产 可重复设计，改变芯片的功能 可通过EDA软件在实验室进行操作 速度/功耗/面积不及全定制/半定制设计的数字系统
数字系统的实现方式
16
几种方式的比较
实现方式 全定制
储器芯片，甚至包括GAL等。 特点：
传统的设计方法 适合小规模、功能简单的数字系统
基于通用标准集成电路实现数字系统示例 9
UC C 74LS161
3 P0 Q0 14 A0
4 5 6
P1 P2
Q1 Q2
13 12 11
A1 A2 A3
《VHDL语言与数字逻辑电路设计》EDA基础 ppt课件
VHDL语言与 数字逻辑电路设计
ppt课件
1
第1讲 EDA基础
电子设计自动化EDA（Electronic Design Automation）技术是新一代 的自动辅助电子设计工具，近年来在电子设计与制造领域，EDA技术越 来越受到重视，已形成强劲的发展势头。专用集成电路ASIC （Application Specific Integrated Circuit）、片上系统SoC（System on Chip）、可编程片上系统SoPC（System on Programmable Chip）是当前 各种电子高科技产品的核心部分。ASIC、 SoC 和SoPC的设计必须借助 于EDA工具，而ASIC、 SoC 和SoPC的改进又对EDA工具提出更高的要 求，从而促进了EDA技术的发展。
ppt课件
9
第1讲 EDA基础
1.2 可编程逻辑器件基础
一、可编程逻辑器件（PLD）的分类
1. 按可编程的部位分类：
PROM PLA PAL GAL
与阵列 固定 可编程 可编程 可编程
或阵列 可编程 可编程 固定 固定
输出电路 固定 固定 固定 可组态
ppt课件
10
第1讲 EDA基础
1.2 可编程逻辑器件基础
ppt课件
2
第1讲 EDA基础
1.1 EDA技术的发展及技术特色
EDA技术的发展从60年代中期至今经历了三个阶段。 • 电子线路CAD是EDA发展的初级阶段（60年代中期~80年代初）。 • 电子线路CAE是EDA发展的中级阶段（80年代初~90年代初）。 • ESDA是EDA发展的高级阶段（90年代以来）
13
第1讲 EDA基础
1.2 可编程逻辑器件基础
ppt课件
1
第1讲 EDA基础
电子设计自动化EDA（Electronic Design Automation）技术是新一代 的自动辅助电子设计工具，近年来在电子设计与制造领域，EDA技术越 来越受到重视，已形成强劲的发展势头。专用集成电路ASIC （Application Specific Integrated Circuit）、片上系统SoC（System on Chip）、可编程片上系统SoPC（System on Programmable Chip）是当前 各种电子高科技产品的核心部分。ASIC、 SoC 和SoPC的设计必须借助 于EDA工具，而ASIC、 SoC 和SoPC的改进又对EDA工具提出更高的要 求，从而促进了EDA技术的发展。
ppt课件
9
第1讲 EDA基础
1.2 可编程逻辑器件基础
一、可编程逻辑器件（PLD）的分类
1. 按可编程的部位分类：
PROM PLA PAL GAL
与阵列 固定 可编程 可编程 可编程
或阵列 可编程 可编程 固定 固定
输出电路 固定 固定 固定 可组态
ppt课件
10
第1讲 EDA基础
1.2 可编程逻辑器件基础
ppt课件
2
第1讲 EDA基础
1.1 EDA技术的发展及技术特色
EDA技术的发展从60年代中期至今经历了三个阶段。 • 电子线路CAD是EDA发展的初级阶段（60年代中期~80年代初）。 • 电子线路CAE是EDA发展的中级阶段（80年代初~90年代初）。 • ESDA是EDA发展的高级阶段（90年代以来）
13
第1讲 EDA基础
1.2 可编程逻辑器件基础
EDA技术和VHDL设计第4章 VHDL语言要素.ppt
10#235#
(十进制数表示，等于235)
2#1110_1011#
(二进制数表示，等于235)
8#353#
(八进制数表示，等于235)
16#EB#
(十六进制数表示，等于235)
16#E#E1
(十六进制数表示，等于16#E0#，等于
2#11100000#，等于224)
16#F.01#E2
(十六进制数表示，等于16#F01#，等于3841.00)
Data_ _bus Copper_ _ Return tx_clk
--非法标识符，不能含有多个下划线 --非法标识符，不能以下划线结束 --非法标识符，关键字不能用作标识符 --合法标识符
11
第4章 VHDL语言要素 VHDL93标准还支持扩展标识符，以反斜杠来界定，免
去了87标准中基本标识符的一些限制，如：可以以数字打头， 允许包含图形符号，允许使用VHDL保留字，区分字母大小 写等。扩展标识符举例：\entity\、\2chip\、\EDA\、\eda\、 \aa\\bb\。但目前仍有较多VHDL工具不支持扩展标识符，所 以本书仍以87标准为准。由于VHDL语言不区分大小写，在 书写时一定要养成良好的书写习惯。一般而言，应用关键词 时应大写，自行定义的标识符应小写。
2
第4章 VHDL语言要素 其中，数字间的下划线仅仅是为了提高文字的可读性，相当 于一个空的间隔符，没有其他意义，也不影响文字本身的数 值。 (2) 实数(Real)。实数也是十进制的数，但必须带有小数 点。它类似于数学上的实数，或称浮点数，表示范围是 1.0E38～1.0E38。实数的表达方式举例： 0.0，123.45，6.0，78.99E - 2( = 0.7899)， 12_345.678_999(=12345.678999)
EDA技术与数字系统设计第4章 VHDL语言基础幻灯片PPT
第4章 VHDL语言基础
ARCHITECTURE choice OF mux41 IS
--结构体说明
SIGNAL able：STD_LOGIC_VECTOR(1 DOWNTO 0)；
BEGIN
able<=sel；
PROCESS(able) --进程
BEGIN
CASE able IS
WHEN "00"=> p<=a；
第4章 VHDL语言基础
4.1 VHDL 概 述
4.1.1 VHDL语言的起源 VHDL语言起源于1983年，1986年IEEE标准化组织开始工
作，讨论VHDL语言标准。1987年12月IEEE接受VHDL为 标准HDL，这就是IEEE Std.l076-1987(LRM87)。1993年 IEEE对VHDL重新修订，增加了一些功能，公布了新的 标准版本IEEE Std.1076-1993 (LRM93)。
实 体 (E N T IT Y ) 结 构 体 (A R C H IT E C T U R E )
进 程 (P R O C E S S ) 或其他结构
配 置 (C O N F IG U R A T IO N )
图4.1 VHDL程序的基本结构示意图
第4章 VHDL语言基础
从例4.1的描述可以看出，一个最基本的VHDL程序由三部 分组成：库说明(LIBRARY)、实体说明(ENTITY)和结构 体说明(ARCHITECTURE)，其它的结构层次可根据需要 选用。一个程序只能有一个实体，但可以有多个结构 体。
并且可以并入设计库。其功能是对设计实体与外部电路 进行接口描述，例如它可以对一个门电路、一个芯片、 一块电路板乃至整个系统进行接口描述。
精品课件-EDA技术与VHDL设计-第1章
(2) 硬件描述语言，即实现系统逻辑功能的具体表述形 式，它用软件编程的方式来描述电子系统的逻辑功能、电路结 构和连接形式。目前常用的硬件描述语言有VHDL和Verilog。 本书从第3章开始将详细讲述VHDL语言的语法结构以及应用。
7
第1章 EDA技术概述 (3) 相关EDA软件开发工具。EDA工具既有与EDA整个设计
3
第1章 EDA技术概述 线宽已经达到22 nm。微电子技术和现代电子设计技术是相互 促进、相互推动又相互制约的两个技术环节。微电子技术的进 步意味着传统电子设计技术的不适应，要求现代先进的电子理 论、电子技术、仿真技术、设计工艺等现代电子设计技术必须 满足微电子技术的进步需求。电子设计自动化(EDA， Electronic Design Automation)技术就是在电子技术快速发 展的过程中产生的现代电子设计技术。
8
第1章 EDA技术概述 1.1.2 EDA技术的发展 EDA技术的发展可分为计算机辅助设计(CAD，ComputerAided Design)、计算机辅助工程设计(CAE，Computer-Aided Engineering design)以及电子设计自动化(EDA)三个阶段。 20世纪70年代，是EDA技术发展的初期，设计者开始使用 计算机辅助进行IC版图的编辑、PCB布局布线等这些在产品设 计过程中重复性很高的繁杂劳动，最具有代表性的产品是美国 ACCEL公司开发的Tango布线软件。但由于当时软件工具受到 计算机工作平台的制约，其支持的设计工作有限且性能也比较 差。
2
第1章 EDA技术概述
集成电路在一小块半导体晶片上，将电路所需的成千上万的晶 体管、二极管、电阻、电容及布线互连在一起。集成电路的出 现使得电子器件向微小型化、高可靠性方面迈进了一大步。随 着集成度的不断提高，大规模集成电路(LSI，Large Scale Integrated circuits)、超大规模集成电路(VLSI，Very Large Scale Integrated circuits)、特大规模集成电路 (ULSI，Ultra Large Scale Integrated circuits)，以及巨 大规模集成电路(GSI，Giga Scale Integration circuits) 相继出现，集成度平均每两年提高近3倍。进入21世纪，电子 技术发展的根基就是微电子技术的进步，它表现在大规模集成 电路加工技术(即半导体工艺技术)的发展上。目前，表征半导 体工艺水平的
7
第1章 EDA技术概述 (3) 相关EDA软件开发工具。EDA工具既有与EDA整个设计
3
第1章 EDA技术概述 线宽已经达到22 nm。微电子技术和现代电子设计技术是相互 促进、相互推动又相互制约的两个技术环节。微电子技术的进 步意味着传统电子设计技术的不适应，要求现代先进的电子理 论、电子技术、仿真技术、设计工艺等现代电子设计技术必须 满足微电子技术的进步需求。电子设计自动化(EDA， Electronic Design Automation)技术就是在电子技术快速发 展的过程中产生的现代电子设计技术。
8
第1章 EDA技术概述 1.1.2 EDA技术的发展 EDA技术的发展可分为计算机辅助设计(CAD，ComputerAided Design)、计算机辅助工程设计(CAE，Computer-Aided Engineering design)以及电子设计自动化(EDA)三个阶段。 20世纪70年代，是EDA技术发展的初期，设计者开始使用 计算机辅助进行IC版图的编辑、PCB布局布线等这些在产品设 计过程中重复性很高的繁杂劳动，最具有代表性的产品是美国 ACCEL公司开发的Tango布线软件。但由于当时软件工具受到 计算机工作平台的制约，其支持的设计工作有限且性能也比较 差。
2
第1章 EDA技术概述
集成电路在一小块半导体晶片上，将电路所需的成千上万的晶 体管、二极管、电阻、电容及布线互连在一起。集成电路的出 现使得电子器件向微小型化、高可靠性方面迈进了一大步。随 着集成度的不断提高，大规模集成电路(LSI，Large Scale Integrated circuits)、超大规模集成电路(VLSI，Very Large Scale Integrated circuits)、特大规模集成电路 (ULSI，Ultra Large Scale Integrated circuits)，以及巨 大规模集成电路(GSI，Giga Scale Integration circuits) 相继出现，集成度平均每两年提高近3倍。进入21世纪，电子 技术发展的根基就是微电子技术的进步，它表现在大规模集成 电路加工技术(即半导体工艺技术)的发展上。目前，表征半导 体工艺水平的
EDA技术与VHDL设计(西电版)第5章 VHDL基本语句PPT
L10 ARCHITECTURE construct OF example1 IS
L11 BEGIN
L12
x <= a AND b;
L13
y <= NOT x;
L14
z <= c OR y;
L15 END;
L16 -------------------------------------------------------------------------------------------------------------------------
第5章 VHDL基本语句
第5章 VHDL根本语句
5.1 并行语句 5.2 顺序语句 5.3 常用语句的比较 5.4 组合逻辑电路的设计 5.5 时序逻辑电路的设计
1
第5章 VHDL基本语句
5.1 并 行 语 句 VHDL中既具有并行语句(如元件例化语 句)，也具有顺序语句(如IF语句)。不同的语 句使用在不同的地方。对于VHDL设计者来 说，重要的是要知道哪些语句构造中需要使 用并行语句，哪些语句构造中需要使用顺序 语句。可以简单地概括为：构造体中除进程 (PROCESS)、函数(FUNCTION)和过程 (PROCEDURE)构造内部以外的其他VHDL 代码都是并行语句，如2 图5-1所示。需要注意
9
第5章 VHDL基本语句
图5-3 例5-3综合后电路构造
10
第5章 VHDL基本语句 在一个构造体内部，可以有一种或是几种类型的并行语
句。并行语句之间通过信号进展信息的传递。图5-4所示是 构造体中并行语句的构造示意图，从图中可以看到，VHDL 支持的并行语句主要有进程语句、元件例化语句(包括类属 参数传递映射语句)、并行信号赋值语句、生成语句、并行 过程(或函数)调用语句以及块语句。下面分别讲述每一种语 句的构造和应用。
EDA技术与VHDL课件 第一章
EDA技术概述 3） 平面规划技术 平面规划（Floorplaning）技术对逻辑综合和物理版图设计 进行联合管理，做到在逻辑综合早期设计阶段就考虑到物理设 计信息的影响。通过这些信息，可以再进一步地对设计进行综 合和优化，并保证不会对版图设计带来负面的影响。 这在深亚 微米级布线时延已经成为主要时延的情况下，对加速设计过程 的收敛与成功是有所帮助的。在Synopsys和Cadence等著名公司 的EDA系统中都采用了这项技术。
了更高的要求，促进了EDA技术的发展。
在这一阶段，出现了以硬件描述语言、 系统级仿真和综合技术 为基本特征的第三代EDA技术， 它使设计师们摆脱了大量的具体 设计工作，而把精力集中于创造性的方案与概念构思上， 从而极 大地提高了系统设计的效率，缩短了产品的研制周期。 EDA技术 在这一阶段的发展主要有以下几个方面。
受HDL为标准HDL，也就是IEEEStd1076-1987［LRM87］。此后
又做了一些修改，新的版本为IEEEStd1076-1993［LRM93］。
EDA技术概述
Verilog HDL是在1983年，由GDA（Gate Way Design
Automation）公司的Phil Moorby首创的。1986年， Moorby提出
EDA技术概述
1） 用硬件描述语言来描述数字电路与系统
这是现代EDA技术的基本特征之一， 并且已经形成了
VHDL和Verilog HDL两种IEEE（The Institute of Electrical and
Electronics Engineers， 电气和电子工程师协会）标准硬件描述
语言。它们均能支持系统级、算法级、RTL级（又称数据流级）
EDA技术概述
精品课件-EDA技术与VHDL设计-第2章
3
第2章 可编程逻辑器件 表2-1 四人表决器真值表
输入
A
B
C
D
0
0
0
0
0
0
0
1
0
0
1
0
0
0
1
1
0
1
0
0
0
1
0
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0
1
1
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0
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0
1
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1
1
0
0
1
1
0
1
1
1
1
0
1
1
1
1
输出
F
0 0 0 1 0 1 1 1 0 1 1 1 1 1 1 1
A CD
00 01 11
10
图2
4
第2章 可编程逻辑器件
要以下几个步骤。 (1) 根据逻辑功能建立真值表。真值表列出了逻辑的所
有可能输入以及所有输入组合产生的相关输出。 (2) 根据真值表建立逻辑函数表达式，并按照设计要求
进行化简或者变化。当然，也可以采用卡诺图的形式来进行逻 辑表达式的化简或者变化。
2
第2章 可编程逻辑器件 (3) 根据逻辑函数表达式，画出电路图，确定所需元件，
，则可以使用74系 F AB CD BD AD BC AC 列的标准元件来实现。本例可使用两片7400和一片7430完成。 当然，还可以通过寄存器来建立同步输出，电路结构如图2-2 所示，本例浪费了两个与非门和一个寄存器。
6Байду номын сангаас
第2章 可编程逻辑器件 表2-1 四人表决器真值表
输入
A
B
C
D
0
0
0
0
0
0
0
1
0
0
1
0
0
0
1
1
0
1
0
0
0
1
0
1
0
1
1
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0
1
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1
1
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0
0
1
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0
1
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0
1
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0
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0
1
1
1
1
输出
F
0 0 0 1 0 1 1 1 0 1 1 1 1 1 1 1
A CD
00 01 11
10
图2
4
第2章 可编程逻辑器件
要以下几个步骤。 (1) 根据逻辑功能建立真值表。真值表列出了逻辑的所
有可能输入以及所有输入组合产生的相关输出。 (2) 根据真值表建立逻辑函数表达式，并按照设计要求
进行化简或者变化。当然，也可以采用卡诺图的形式来进行逻 辑表达式的化简或者变化。
2
第2章 可编程逻辑器件 (3) 根据逻辑函数表达式，画出电路图，确定所需元件，
，则可以使用74系 F AB CD BD AD BC AC 列的标准元件来实现。本例可使用两片7400和一片7430完成。 当然，还可以通过寄存器来建立同步输出，电路结构如图2-2 所示，本例浪费了两个与非门和一个寄存器。
6Байду номын сангаас
EDA第四章 VHDL设计初步PPT课件
Байду номын сангаас
THEN Q1 <= D ;
END IF; Q <= Q1 ;
--将内部的暂存数据向端口输出
END PROCESS ;
13
END bhv;
比较用5种不同语句的D触发器VHDL程序
Entity test1 is port (clk, d : in bit;
q : out bit); end test1; architecture body of test1 is signal q1 : bit ; begin process (clk) begin if clk='1' AND clk’last_value='0'
STEP4：将设计项 目设置成Project
STEP5：选 择目标器件
STEP11： 硬件测试
STEP10：编程 下载/配置
STEP9：引脚 锁定并编译
STEP8：仿真测 试和波形分析
STEP7：建立仿 真波形文件
STEP6： 启动编译
3
4.1 多路选择器VHDL描述
4.1.1 2选1多路选择器的VHDL描述
【例4-1】
ENTITY mux21a IS PORT( a, b : IN BIT ;
s :: IN BIT; y :::: OUT BIT ) ; END ENTITY mux21a ;
实体
图4-1 mux21a实体
ARCHITECTURE one OF mux21a IS BEGIN y <= a WHEN s = '0' ELSE
6
4.1.2 VHDL相关语句说明
1. 实体表达
【例4-4】 ENTITY e_name IS PORT ( p_name : port_m data_type;
THEN Q1 <= D ;
END IF; Q <= Q1 ;
--将内部的暂存数据向端口输出
END PROCESS ;
13
END bhv;
比较用5种不同语句的D触发器VHDL程序
Entity test1 is port (clk, d : in bit;
q : out bit); end test1; architecture body of test1 is signal q1 : bit ; begin process (clk) begin if clk='1' AND clk’last_value='0'
STEP4：将设计项 目设置成Project
STEP5：选 择目标器件
STEP11： 硬件测试
STEP10：编程 下载/配置
STEP9：引脚 锁定并编译
STEP8：仿真测 试和波形分析
STEP7：建立仿 真波形文件
STEP6： 启动编译
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4.1 多路选择器VHDL描述
4.1.1 2选1多路选择器的VHDL描述
【例4-1】
ENTITY mux21a IS PORT( a, b : IN BIT ;
s :: IN BIT; y :::: OUT BIT ) ; END ENTITY mux21a ;
实体
图4-1 mux21a实体
ARCHITECTURE one OF mux21a IS BEGIN y <= a WHEN s = '0' ELSE
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4.1.2 VHDL相关语句说明
1. 实体表达
【例4-4】 ENTITY e_name IS PORT ( p_name : port_m data_type;
精品课件-EDA技术与VHDL设计-第9章
第9章 数字电子系统设计及典型实例 在选择硬件开发环境时需要考虑三个方面：一是适用目标
芯片的型号以及开发系统的类别和型号；二是确认开发系统提 供的输入端外围硬件资源(如独立或矩阵按键、键盘、晶振、 A/D转化器等)是否需要扩展，稳定性如何；三是确认开发系 统提供的输出端外围硬件资源，如数码管、液晶显示器、受控 器、驱动器、D/A转换器、扬声器、各种接插件等，判断是否 需要扩展外围电路，同时这些硬件资源也是目标芯片锁定引脚 的依据。
8．文件归档和撰写设计总结报告 当硬件测试结果符合设计要求后，最后的工作即是文件归 档和撰写设计总结报告。文件归档指将所有设计文件归纳整理， 删除不必要的中间文件，保留最终版本的设计文件。
13
第9章 数字电子系统设计及典型实例 设计总结报告是设计者对整个设计进程的工作业绩、收获体会 的全面总结。在撰写设计总结报告时，其内容次序应尽量与设 计过程一致。设计报告一般包括设计思路、电路结构选择依据、 实现关键技术指标的理论依据和计算公式、核心模块的工作原 理等，并辅以必要的整体/局部原理电路、仿真分析、HDL语 言注释、各模块的端口名称定义、各图表的编号说明等。设计 报告中对设计成果的检测方法和结果必须真实可靠，同时，对 设计成果的不足之处以及改进措施也可以写进报告之中。设计 总结报告的撰写，不仅可使设计者自身在理论分析、应用技术、 实践能力上有所提高，也可为他人使用或者修改系统设计项目 提供完整的第一手资料。
第9章 数字电子系统设计及典型实例 第9章 数字电子系统设计及典型实例 9.1 数字电子系统的构成 9.2 数字电子系统设计基本流程 9.3 数字电子系统设计实例
1
第9章 数字电子系统设计及典型实例 9.1 数字电子系统的构成
数字电子系统通过数字电路逻辑器件，以数字方式对信息 进行处理、传送或存储，来实现其特定的、复杂的功能。从功 能上，数字电子系统通常可以分为系统接口、数据处理器和控 制器三个部分，如图9-1所示。
EDA技术和VHDL设计第3章 VHDL语言入门
14
第3章 VHDL语言入门 (3) 关键词是VHDL语言中预定义的有特殊含义的英文
词语，只能用作固定的用途。关键词不能再用作用户自定义 的名称。虽然在EDA工具编译和综合时，关键词并不区分 大小写，但是对关键词采用大写字母，对设计者自己定义的 实体名称、信号名称等其他名称使用小写字母，能够提高代 码的可读性，使其更加规范。一般而言，EDA工具的文本 编辑器都能够识别关键词，即关键词敏感型，EDA会用不 同的颜色来显示关键词，所以在编辑代码时一般不会误用关 键词。
8
第3章 VHDL语言入门
图3-2 2选1多路选择器卡诺图及逻辑表达式
9
第3章 VHDL语言入门
图3-3 2选1多路选择器的电路结构
10
第3章 VHDL语言入门
例3的电路描述。
【例3-1】
L1 ----------------------------------------------------实体描述---------------------------------------------------------
21
第3章 VHDL语言入门
图3-6 半加器真值表和逻辑表达式
22
第3章 VHDL语言入门
a b
co
so
图3-7 半加器电路结构
23
第3章 VHDL语言入门
【例3-2】
L1 -----------------------------------------------------库和程序包-----------------------------------------------------
例3-1采用的VHDL描述与其电路结构是一一对应的， 读者可能会疑惑，这样的描述形式似乎并不能体现VHDL行 为描述的优势，且设计者必须搞清楚电路结构才能进行 VHDL代码的编辑。其实VHDL有多种不同的描述方式，在 后续章节中会详细介绍，例3-1的目的是让读者能够以数字 电路的知识作为铺垫，快速进入EDA的学习。
第3章 VHDL语言入门 (3) 关键词是VHDL语言中预定义的有特殊含义的英文
词语，只能用作固定的用途。关键词不能再用作用户自定义 的名称。虽然在EDA工具编译和综合时，关键词并不区分 大小写，但是对关键词采用大写字母，对设计者自己定义的 实体名称、信号名称等其他名称使用小写字母，能够提高代 码的可读性，使其更加规范。一般而言，EDA工具的文本 编辑器都能够识别关键词，即关键词敏感型，EDA会用不 同的颜色来显示关键词，所以在编辑代码时一般不会误用关 键词。
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第3章 VHDL语言入门
图3-2 2选1多路选择器卡诺图及逻辑表达式
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第3章 VHDL语言入门
图3-3 2选1多路选择器的电路结构
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第3章 VHDL语言入门
例3的电路描述。
【例3-1】
L1 ----------------------------------------------------实体描述---------------------------------------------------------
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第3章 VHDL语言入门
图3-6 半加器真值表和逻辑表达式
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第3章 VHDL语言入门
a b
co
so
图3-7 半加器电路结构
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第3章 VHDL语言入门
【例3-2】
L1 -----------------------------------------------------库和程序包-----------------------------------------------------
例3-1采用的VHDL描述与其电路结构是一一对应的， 读者可能会疑惑，这样的描述形式似乎并不能体现VHDL行 为描述的优势，且设计者必须搞清楚电路结构才能进行 VHDL代码的编辑。其实VHDL有多种不同的描述方式，在 后续章节中会详细介绍，例3-1的目的是让读者能够以数字 电路的知识作为铺垫，快速进入EDA的学习。
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2019-8-29
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（1）输入altpll宏功能模块
选择芯片和设置参考时钟
2019-8-29
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锁相环控制信号设置
2019-8-29
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34
输入时钟设置
2019-8-29
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（2）编译和仿真
锁相环电路
功能仿真波形
2019-8-29
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Quartus II提供的参数化ROM是lpm_rom，下面用一 个乘法器的例子来说明它的使用方法，这个例子使用 lpm_rom构成一个4位×4位的无符号数乘法器，利用查表 方法完成乘法功能。
2019-8-29
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数据线、地址线宽度设置
2019-8-29
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控制端口设置
2019-8-29
4-4 基于Quartus II软件，用7490设计一个模71计数器，个位 和十位都采用8421BCD码的编码方式设计，完成原理图设计输 入、编译、仿真和下载整个过程。
4-5 基于Quartus II，用74283（4位二进制全加器）设计实现 一个8位全加器，并进行综合和仿真，查看综合结果和仿真结果。
2019-8-29
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12
作为Quartus II的编译模块之一，Analysis & Synthesis包括Quaruts II Integrated Synthesis 集成综合器，完全 支持VHDL和Verilog HDL语言，并提供控制综合过 程的选项。支持Verilog-1995标准（IEEE标准 1364-1995）和大多数Verilog-2001标准 （IEEE1364-2001），还支持VHDL1987标准 （IEEE标准1076-1987）和VHDL1993标准 （IEEE标准1076-1993）。
EDA技术与VHDL设计
第4章 原理图与宏功能模块设计
2019-8-29
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1
第4章 原理图与宏功能模块设计
4.1 Quartus II原理图设计 4.2 Quartus II的优化设置 4.3 Quartus II的时序分析 4.4 宏功能模块设计
2019-8-29
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2
基于Quartus II进行EDA设计开发的流程
2019-8-29
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23
算数运算模块库
2019-8-29
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lpm_mult
下面以参数化乘法器lpm_mult为例来说明如何在设计中使用宏功 能模块。lpm_mult的基本参数已在下表中给出。
2019-8-29
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（1）调用lpm_mult
2019-8-29
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2019-8-29
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3. 优化布局布线
Setting对话框的Fitter Settings页指定控制时序驱动 编译和编译速度的选择，如下图所示。
Fitter Settings选项页
2019-8-29
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14
more Fitter Settings选项页
2019-8-29
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41
添加.mif文件
2019-8-29
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如下图所示就是基于ROM实现的4位×4位的无符号 数乘法器电路图，其参数设置为： LPM_WIDTH=8 LPM_WIDTHAD=8 LPM_FILE=mult_rom.mif
2019-8-29
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仿真结果
2019-8-29
存储模块库
2019-8-29
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2019-8-29
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存储器模块设计举例
ROM（Read Only Memory，只读存储器）是存储器的 一种，利用FPGA可以实现ROM的功能，但其不是真正意义 上的ROM，因为FPGA器件在掉电后，其内部的所有信息都 会丢失，再次工作时需要重新配置。
2019-8-29
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55
习题
4-8 采用Quartus II软件的宏功能模块lpm_counter设计 一个模60加法计数器，进行编译仿真，查看仿真结果。 4-9 采用Quartus II软件的宏功能模块lpm_rom，用查表 的方式设计一个实现两个8位无符号数加法的电路，进行编 译仿真。 4-10 先用lpm_rom设计4bit×4bit和8bit×8bit乘法器各 一个，再用Verilog分别设计4bit×4bit和8bit×8bit乘法 器，比较两类乘法器的运行速度和资源好用情况。 4-11 用数字锁相环实现分频，假定输入时钟频率为10MHz， 要想得到6MHz的时钟信号，使用altpll宏功能模块实现该电 路。
26
（2）lpm_mult参数设置
输入输出位宽设置
乘法器类型设置
2019-8-29
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27
（3）编译仿真
8位有符号乘法器电路
功能仿真波形
2019-8-29
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28
8.1.2 逻辑门库
2019-8-29
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I/O模块库
2019-8-29
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30
I/O模块库
2019-8-29
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31
锁相环模块设计举例
参数化锁相环宏模块altpll以输入时钟信号作为参考信 号实现锁相，从而输出若干个同步倍频或者分频的片内 时钟信号。与直接来自片外的时钟相比，片内时钟可以 减少时钟延迟，减小片外干扰，还可改善时钟的建立时 间和保持时间，是系统稳定工作的保证。不同系列的芯 片对锁相环的支持程度不同，但是基本的参数设置大致 相同，下面便举例说明altpll的应用。
2019-8-29
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54
习题
4-6 基于Quartus II，用74194（4位双向移位寄存器）设 计一个“00011101”序列产生器电路，进行编译和仿真， 查看仿真结果。 4-7 基于Quartus II软件，用D触发器和适当的门电路实现 一个输出长度为15的m序列产生器，进行编译和仿真，查看 仿真结果。
2019-8-29
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3
4.1 Quartus II原理图设计
1. 为本项工程设计建立文件夹 2. 输入设计项目和存盘
元件输入对 话框
2019-8-29
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3. 将设计项目设置成可调用的元件
将所需元件全部调入原理图编辑窗并连接好
2019-8-29
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4. 设计全加器顶层文件
2019-8-29
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Settings对话框
2019-8-29
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2. 分析与综合设置
Analysis & Synthesis Settings项中包含有四个项目： VHDL Input Verilog HDL Input Default Parameters Synthesis Netlist Optimization
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4.4.2 Maxplus2库
Maxplus2库主要由74系列数字集成电路组成，包括 时序电路宏模块和运算电路宏模块两大类，其中时序电 路宏模块包括触发器、锁存器、计数器、分频器、多路 复用器和移位寄存器，运算电路宏模块包括逻辑预算模 块、加法器、减法器、乘法器、绝对值运算器、数值比 较器、编译码器和奇偶校验器。
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在Compilation Report中查看适配结果
2019-8-29
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在Timing Closure Floorplan中查看适配结果
2019-8-29
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17
在Chip Editor中查看适配结果
2019-8-29
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4.3 Quartus II的时序分析
2019-8-29
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连接好的全加器原理图f_adder.bdf
2019-8-置成工程和时序仿真
f_adder.bdf工程设置窗
2019-8-29
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5. 将设计项目设置成工程和时序仿真
加入本工程所有文件
2019-8-29
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8
5. 将设计项目设置成工程和时序仿真
全程编译前时序条件设置界面
2019-8-29
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“More Settings…”中的设置
2019-8-29
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20
时序分析结果
2019-8-29
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4.4 宏功能模块设计
4.4.1 Megafunctions库 4.4.2 Maxplus2库 4.4.3 Primitives库
全加器工程f_adder的仿真波形
2019-8-29
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4.2 Quartus II的优化设置
1. Setting设置 在Quartus II软件菜单栏中选择
“Assignments”中的“Setting…”就可打开 一个设置控制对话框。可以使用Setting对话框 对工程、文件、参数等进行修改，还可设置编 译器、仿真器、时序分析、功耗分析等等。
缓冲器库
2019-8-29
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引脚库
2019-8-29
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存储单元库