Verilog实验报告

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VerilogHDL实验报告

VerilogHDL实验报告实验一Modelsim仿真软件的使用一、实验目的（1）熟悉Modelsim 软件（2）掌握Modelsim 软件的编译、仿真方法（3）熟练运用Modelsim 软件进行HDL 程序设计开发二、实验内容1、实验要求用Verilog HDL 程序实现一个异或门，Modelism仿真，观察效果。

2、步骤1、建立工程2、添加文件到工程3、编译文件4、查看编译后的设计单元5、将信号加入波形窗口6、运行仿真3、方法moduleyihuo (a,b,c);inputa,b;output c;assign c=a^b;endmodule测试程序：module t_yihuo;reg a,b; wire c;initial begin a=0; forever #20 a=~a; end initial begin b=0; forever #30 b=~b; endyihuou1(a,b,c);endmodule二、实验结果波形图：三、分析和心得通过这次的实验，我基本熟悉Modelsim软件，掌握了Modelsim软件的编译、仿真方法。

同时在编写程序的过程中，加深了我对课上所讲的HDL的语法的认识。

实验二简单组合电路设计一、实验目的（1）掌握基于Modelsim的数字电路设计方法（2）熟练掌握HDL 程序的不同实现方法二、实验内容1、实验要求设计一个三人表决器（高电平表示通过），实验内容如下：（1）三个人，一个主裁判，两个副裁判；（2）规则：只要主裁判同意，输出结果为通过；否则，按少数服从多数原则决定是否通过。

使用 Verilog HDL 程序实现上述实验内容，并使用modelsim 仿真。

2、方法module test(a,b,c,s);inputa,b,c;output s;assign s=c|(b&a);endmodulemodulet_test;rega,b,c;wire s;initialbegina=0;forever#10 a=~a;endinitialbeginb=0;forever #20 b=~b;endinitialbeginc=0;forever#40 c=~c;endtest u1(a,b,c,s);endmodule三、实验结果四、分析和心得通过本次实验，我掌握基于Modelsim的简单数字电路设计方法，且尝试了用不同方法实现功能，三人表决器可以通过testbench测试程序实现，也可以利用always模块实现，可见程序的设计思想是很重要的。

Verilog HDL 实验报告

Verilog实验报告班级：学号：姓名：实验1 :用 Verilog HDL 程序实现直通线1 实验要求：(1) 编写一位直通线的 Veirlog HDL 程序.(2) 编写配套的测试基准.(3) 通过 QuartusII 编译下载到目标 FPGA器件中进行验证.(4) 建议用模式 52 试验程序：module wl(in,out);input in;output out;wire out;assign out=in;endmodule3 测试基准：`include “wl.v”module wl_tb;reg in_tb;wire out_tb;initialbeginin_tb =0;#100 in_tb =1;#130 in_tb =0;endendmodule4 仿真图形：实验2 ：用 Verilog HDL 程序实现一位四选一多路选择器1实验要求:(1) 编写一位四选一多路选择器的 Veirlog HDL 程序.(2) 编写配套的测试基准.(3) 通过 QuartusII 编译下载到目标 FPGA器件中进行验证.(4)建议用模式 52 试验程序：module mux4_to_1 (out,i0,i1,i2,i3,s1,s0);output out;input i0,i1,i2,i3;input s1, s0;reg out;always @ (s1 or s0 or i0 or i1 or i2 or i3)begincase ({s1, s0})2'b00: out=i0;2'b01: out=i1;2'b10: out=i2;2'b11: out=i3;default: out=1'bx;endcaseendendmodule3 测试基准：`include "mux4_to_1.v"module mux4_to_1_tb1;reg ain,bin,cin,din;reg[1:0] select;reg clock;wire outw;initialbeginain=0;bin=0;cin=0;din=0;select=2'b00;clock=0;endalways #50 clock=~clock;always @(posedge clock)begin#1 ain={$random} %2;#3 bin={$random} %2;#5 cin={$random} %2;#7 din={$random} %2;endalways #1000 select[0]=!select[0];always #2000 select[1]=!select[1];mux4_to_1 m(.out(outw),.i0(ain),.i1(bin),.i2(cin),.i3(din),.s1(select[1]),.s0(select[0])); endmodule4 仿真图形：实验3：用 Verilog HDL 程序实现十进制计数器1实验要求:(1) 编写十进制计数器的 Veirlog HDL 程序. 有清零端与进位端, 进位端出在输出为 9 时为高电平.(2) 编写配套的测试基准.(3) 通过 QuartusII 编译下载到目标 FPGA器件中进行验证.(4) 自行选择合适的模式2 实验程序：module counter_10c (Q, clock, clear, ov);output [3:0] Q;output ov;input clock, clear;reg [3:0] Q;reg ov;initial Q=4'b0000;always @ (posedge clear or negedge clock)beginif (clear)Q<=4'b0;else if (Q==8)beginQ<=Q+1;ov<=1'b1;endelse if (Q==9)beginQ<=4'b0000;ov<=1'b0;endelsebeginQ<=Q+1;ov<=1'b0;endendendmodule3 测试基准：`include"./counter_10c.v"module counter_10c_tb;wire[3:0] D_out;reg clk,clr;wire c_out;reg[3:0] temp;initialbeginclk=0;clr=0;#100 clr=1;#20 clr=0;endalways #20 clk=~clk;counter_10c m_1(.Q(D_out),.clear(clr),.clock(clk),.ov(c_out)); endmodule4 仿真波形：实验4 ：用 Verilog HDL 程序实现序列检测器1 实验要求:、(1) 编写序列检测器的 Veirlog HDL 程序. 检测串行输入的数据序列中是否有目标序列5'b10010, 检测到指定序列后, 用一个端口输出高电平表示.(2) 编写配套的测试基准.(3) 通过 QuartusII 编译下载到目标 FPGA器件中进行验证.(4) 自行选择合适的模式2试验程序：module e15d1_seqdet( x, z, clk, rst);input x,clk, rst;output z;reg [2:0] state;wire z;parameter IDLE = 3 'd0,A = 3'd1,B = 3'd2,C = 3'd3,D = 3'd4,E = 3'd5,F = 3'd6,G = 3'd7;assign z =(state==D && x==0)?1:0;always @(posedge clk or negedge rst)if(!rst)beginstate<=IDLE;endelsecasex(state)IDLE: if(x==1)state<=A;else state<=IDLE;A: if (x==0)state<=B;else state<=A;B: if (x==0)state<=C;else state<=F;C: if(x==1)state<=D;else state<=G;D: if(x==0)state<=E;else state<=A;E: if(x==0)state<=C;else state<=A;F: if(x==1)state<=A;else state<=B;G: if(x==1)state<=F;else state <=G;default: state<=IDLE;endcaseendmodule３测试基准：`include"e15d1_seqdet.v"`timescale 1ns/1ns`define halfperiod 20module e15d1_seqdet_tb;reg clk, rst;reg [23:0] data;wire z;reg x;initialbeginclk =0;rst =1;#2 rst =0;#30 rst =1;data= 20 'b1100_1001_0000_1001_0100;#(`halfperiod*1000) $stop;endalways #(`halfperiod) clk=~clk;always @ (posedge clk)begin#2 data={data[22:0],data[23]};x=data[23];ende15d1_seqdet m(.x(x),.z(z),.clk(clk),.rst(rst)); endmodule４仿真波形：。

verilog有限状态机实验报告范文(附源代码)

verilog有限状态机实验报告范文（附源代码）有限状态机实验报告一、实验目的进一步学习时序逻辑电路了解有限状态机的工作原理学会使用“三段式”有限状态机设计电路掌握按键去抖动、信号取边沿等处理技巧二、实验内容用三段式有限状态机实现序列检测功能电路a)按从高位到低位逐位串行输入一个序列，输入用拨动开关实现。

b)每当检测到序列“1101”（不重叠）时，LED指示灯亮，否则灭，例如i.ii.输入：1101101101输出：0001000001c)用八段数码管显示最后输入的四个数，每输入一个数，数码管变化一次d)按键按下的瞬间将拨动开关状态锁存i.注意防抖动（按键按下瞬间可能会有多次的电平跳变）三、实验结果1.Rt_n为0时数码管显示0000，led灯不亮，rt_n拨为1，可以开始输入，将输入的开关拨到1，按下按钮，数码管示数变为0001，之后一次类推分别输入1，0,1，按下按钮后，数码管为1101，LED灯亮，再输入1，LED灯灭，之后再输入0，1（即共输入1101101使1101重叠，第二次LED灯不亮），之后单独输入1101，LED灯亮2.仿真图像刚启动时使用rt_n一段时间后其中Y代表输出，即控制led灯的信号，el表示数码管的选择信号，eg表示数码管信号四、实验分析1、实验基本结构其中状态机部分使用三段式结构：2、整体结构为：建立一下模块：Anti_dither.v输入按键信号和时钟信号，输出去除抖动的按键信号生成的脉冲信号op这一模块实现思路是利用按钮按下时会持续10m以上而上下抖动时接触时间不超过10m来给向下接触的时间计时，达到上限时间才产生输出。

Num.v输入op和序列输入信号A,时钟信号clk和复位信号，复位信号将num置零，否则若收到脉冲信号则将num左移一位并将输入存进最后一位。

输出的num即为即将在数码管上显示的值Scan.v输入时钟信号，对其降频以产生1m一次的扫描信号。

Trigger.v这一模块即为状态机模块，按三段式书写。

verilog实验计数器实验报告

计数器1、实现目标及介绍实验实现了一个简易的计数器，计数范围可达899（0~899），通过key4按键计数，每按下一次，计数加一，百位数显示在led上，个位与十位显示在数码管上。

为十进制计数，数码管1计数到九后置零。

数码管2获得进位加一，数码管2到9后当再次获得个位进位时再次向百位进一，点亮led1，每百位点亮一个led。

此外key4为清零键，可随时按键清零。

2、效果展示计数99清零计数100视频展示（双击观看）3、代码实现与模块分析1.顶层模块module jishuqi(input wire clk,rst, //时钟和复位输入input wire key1, //拨码计output wire [7:0]led,output wire [8:0] segment_led_1,segment_led_2 //数码管输出);wire key_pulse;reg [7:0] cnt; //计时计数器reg [7:0] hud; //百位计数initial hud[7:0] <= 8'b11111111;always @(posedge clk or negedge rst)begin //数码管显示要按照十进制的方式显示if(!rst)begin cnt <= 8'h00;hud [7:0] <= 8'b11111111;endelse if(key_pulse)beginif(cnt[3:0] == 4'd9) //个位进位判断begincnt[3:0] <= 4'd0;if(cnt[7:4] == 4'd9 ) //十位进位判断begincnt[7:4] <= 4'd0;hud[7:0] <= hud[7:0] - 1'b1;endelsecnt[7:4] <= cnt[7:4] + 1'b1;endelse cnt[3:0] <= cnt[3:0] + 1'b1;endelsecnt <= cnt;endassign led = hud;//例化调用数码管显示模块segment u2(.seg_data_1 (cnt[7:4]), //g_data input.seg_data_2 (cnt[3:0]), //g_data input.seg_led_1 (segment_led_1), //MSB~LSB = SEG,DP,G,F,E,D,C,B,A.seg_led_2 (segment_led_2) //MSB~LSB = SEG,DP,G,F,E,D,C,B,A);//例化调用消抖模块debounce u1 (.clk (clk),.rst (rst),.key (key1),.key_pulse (key_pulse));endmodule2.数码管显示模块module segment (seg_data_1,seg_data_2,seg_led_1,seg_led_2);input [3:0] seg_data_1;//数码管需要显示0~9十个数字，所以最少需要4位输入做译码input [3:0] seg_data_2; //小脚丫上第二个数码管output [8:0] seg_led_1;//在小脚丫上控制一个数码管需要9个信号MSB~LSB=DIG、DP、G、F、E、D、C、B、Aoutput [8:0] seg_led_2;//在小脚丫上第二个数码管的控制信号MSB~LSB=DIG、DP、G、F、E、D、C、B、Areg [8:0] seg [9:0];//定义了一个reg型的数组变量，相当于一个10*9的存储器，存储器一共有10个数，每个数有9位宽initial//在过程块中只能给reg型变量赋值，Verilog中有两种过程块always和initial //initial和always不同，其中语句只执行一次beginseg[0] = 9'h3f; //对存储器中第一个数赋值9'b00_0011_1111,相当于共阴极接地，DP点变低不亮，7段显示数字0seg[1] = 9'h06; //7段显示数字 1seg[2] = 9'h5b; //7段显示数字 2seg[3] = 9'h4f; //7段显示数字 3seg[4] = 9'h66; //7段显示数字 4seg[5] = 9'h6d; //7段显示数字 5seg[6] = 9'h7d; //7段显示数字 6seg[7] = 9'h07; //7段显示数字7seg[8] = 9'h7f; //7段显示数字8seg[9] = 9'h6f; //7段显示数字9endassign seg_led_1 = seg[seg_data_1]; //连续赋值，这样输入不同四位数，就能输出对于译码的9位输出assign seg_led_2 = seg[seg_data_2];endmodule3.按键消抖模块//按键消抖module debounce (clk,rst,key,key_pulse);parameter N = 2; //要消除的按键的数量input clk;input rst;input [N-1:0] key; //输入的按键output [N-1:0] key_pulse; //按键动作产生的脉冲reg [N-1:0] key_rst_pre; //定义一个寄存器型变量存储上一个触发时的按键值reg [N-1:0] key_rst; //定义一个寄存器变量储存储当前时刻触发的按键值wire [N-1:0] key_edge; //检测到按键由高到低变化是产生一个高脉冲//利用非阻塞赋值特点，将两个时钟触发时按键状态存储在两个寄存器变量中always @(posedge clk or negedge rst)beginif (!rst)beginkey_rst <= {N{1'b1}}; //初始化时给key_rst赋值全为1，{}中表示N个1key_rst_pre <= {N{1'b1}};endelsebeginkey_rst <= key; //第一个时钟上升沿触发之后key的值赋给key_rst,同时key_rst的值赋给key_rst_prekey_rst_pre <= key_rst; //非阻塞赋值。

verilog实验报告

verilog实验报告Verilog实验报告引言：Verilog是一种硬件描述语言（HDL），用于设计和模拟数字电路。

它是一种高级语言，能够描述电路的行为和结构，方便工程师进行数字电路设计和验证。

本实验报告将介绍我在学习Verilog过程中进行的实验内容和所获得的结果。

实验一：基本门电路设计在这个实验中，我使用Verilog设计了基本的逻辑门电路，包括与门、或门和非门。

通过使用Verilog的模块化设计，我能够轻松地创建和组合这些门电路，以实现更复杂的功能。

我首先创建了一个与门电路的模块，定义了输入和输出端口，并使用逻辑运算符和条件语句实现了与门的功能。

然后，我创建了一个测试模块，用于验证与门的正确性。

通过输入不同的组合，我能够验证与门的输出是否符合预期。

接下来，我按照同样的方法设计了或门和非门电路，并进行了相应的测试。

通过这个实验，我不仅学会了使用Verilog进行基本门电路的设计，还加深了对逻辑电路的理解。

实验二：时序电路设计在这个实验中，我学习了如何使用Verilog设计时序电路，例如寄存器和计数器。

时序电路是一种具有状态和时钟输入的电路，能够根据时钟信号的变化来改变其输出。

我首先设计了一个简单的寄存器模块，使用触发器和组合逻辑电路实现了数据的存储和传输功能。

然后，我创建了一个测试模块，用于验证寄存器的正确性。

通过输入不同的数据和时钟信号，我能够观察到寄存器的输出是否正确。

接下来，我设计了一个计数器模块，使用寄存器和加法电路实现了计数功能。

我还添加了一个复位输入，用于将计数器的值重置为初始状态。

通过测试模块，我能够验证计数器在不同的时钟周期内是否正确地进行计数。

通过这个实验，我不仅学会了使用Verilog设计时序电路，还加深了对触发器、寄存器和计数器的理解。

实验三：组合电路设计在这个实验中，我学习了如何使用Verilog设计组合电路，例如多路选择器和加法器。

组合电路是一种没有状态和时钟输入的电路，其输出只取决于当前的输入。

Verilog实验报告

Verilog实验报告实验一简单组合逻辑电路的设计一实验要求1.用verilog HDL语言描写出简单的一位数据比较器及其测试程序；2.用测试程序对比较器进行波形仿真测试；画出仿真波形；3.总结实验步骤和实验结果。

二实验原理与内容4.这是一个可综合的数据比较器，很容易看出它的功能是比较数据a与数据b，如果两个数据相同，则给出结果1，否则给出结果0。

在Verilog HDL中，描述组合逻辑时常使用assign结构。

注意equal=(a==b)?1:0,这是一种在组合逻辑实现分支判断时常使用的格式。

5.模块源代码测试模块：6.波形图：四结实验步骤和实验结果由图可看出，每当输入的电位值不同时输出为0，这与实验要求一致，相同时输出为1，故此程序是可行的。

实验三在verilog HDL中使用函数一实验要求1.掌握函数在模块中的使用2.用测试程序进行波形仿真测试；画出仿真波形3.总结实验步骤和实验结果二实验原理与内容与一般的程序设计语言一样；verilog HDL也可以使用函数已是应对不同变量采取同一运算的操作。

verilog HDL函数在综合时被理解成具有独立运算功能的电路，每调用一次函数相当于改变这部分电路的输入以得到相应的计算结果。

模块源代码：module ex3(clk,n,result,reset);output[31:0] result;input[3:0] n;input reset,clk;reg[31:0] result;always @(posedge clk)beginif(!reset)result <= 0;elsebeginresult <= n*factorial(n)/((n*2)+1);endendfunction[31:0] factorial;input[3:0] operand;reg[3:0] index;beginfactorial = operand ? 1:0;for(index = 2;index <= operand;index = index+1) factorial = index*factorial;endendfunctionendmodule`timescale 1ns/100ps`define clk_cycle 50module ex3_t();reg[3:0] n,i;reg reset,clk;wire[31:0] result;initialbeginn=0;reset=1;clk=0;#100 reset=0;#100 reset = 1;for(i=0;i <= 15;i=i+1)begin#200 n=i;end#100 $stop;endalways #`clk_cycle clk =~ clk;ex3 ex30(.clk(clk),.n(n),.result(result),.reset(reset)); always @(negedge clk)$display("at n=%d,result=%d",n,result);endmodule波形图：实验四在verilog HDL中使用任务一实验要求1.掌握任务在结构化verilog HDL设计中的应用2.用测试程序进行波形仿真测试；画出仿真波形3.总结实验步骤和实验结果二实验原理与内容仅有函数并不能满足verilog HDL中的运算需求。

时序逻辑电路的Verilog_HDL实现实验报告

时序逻辑电路的Verilog HDL 实现一.实验要求(1)：编写JK 触发器、8位数据锁存器、数据寄存器的Verilog HDL 程序，并实现其仿真及其测试程序；(2)：在实验箱上设计含异步清零和同步使能的计数器。

(3)：进行波形仿真测试后；画出仿真波形。

(4)：写出实验心得二．实验内容：（1）1.JK 触发器的元件符号如图7.14所示，其中J 、K 是数据输入端，CLR 是复位控制输入端，当CLR=0时，触发器的状态被置为0态；CLK 是时钟输入端；Q 和QN 是触发器的两个互补输出端。

JK 触发器的状态方程为Q n+1 ＝J Q n ＋K Q nJK 触发器的verilog HDL 程序module jkff_rs(clk,j,k,q,rs,set); input clk,j,k,set,rs;output reg q;always@(posedge clk,negedge rs,negedge set)begin if(!rs) q<=1'b0;else if(!set) q<=1'b1;else case({j,k})2'b00:q<=q;2'b01:q<=1'b0;2'b10:q<=1'b1;2'b11:q<=~q;default:q<=1'bx;endcaseendendmoduleJK 触发器的功能：带异步清0，异步置１（低电平有效）JK 触发器的仿真结果JK 触发器的元件符号2.8位数据锁存器锁存器元件符号如图所示。

CLR是复位控制输入端，当CLR=0时，8位数据输出Q[7..0]=00000000。

ENA是使能控制输入端，当ENA=1时，锁存器处于工作状态，输出Q[7..0]＝D[7..0]；ENA=0时，锁存器的状态保持不变。

OE是三态输出控制端，当OE=1时，输出为高阻态；OE=0时，锁存器为正常输出状态。

VHDL实验报告汇总

实验一4选一多路选择器一：实验目的及实验环境目的1、熟悉ModelSim SE 6.5c的verilog 的文本设计流程，组合电路的设计、仿真和测试。

2、用verilog语言完成设计4选一多路选择器。

3、熟悉文本输入及仿真步骤。

4、初步了解可编程器件设计的全过程。

环境1、P C 机一台2、M odelSim SE 6.5c二. 实验内容1、用verilog语言完成设计4选一多路选择器，2、用结构建模及数据流建模两种方法实现。

3、对于所设计的程序进行编译，检查纠错。

4、程序完善之后进行程序的仿真并进行波形的记录与分析三．实验步骤1、建立工程2、添加文件到工程3、编译文件4、查看编译后的设计单元5、将信号加入波形窗口6、运行仿真四．运行结果五．总结本次实验让我更加的熟悉modelsim使用方法，以及使用时应该注意的问题。

在试验中也学习到了Verilog语法。

在实验中我们应该注意verilog的格式要求，在用编程语言编程的时候，要自习留意语法标准，整理好逻辑思维的同时保证格式的正确。

否则就会浪费大量的时间来完成实验。

试验开始到结束这一过程中，我遇到了很多困难，后来都在同学的提醒和帮助下克服了。

相信有了这次对这个语言和这个软件的接触，我们都有了更加深入的理解。

六．源代码module mux41(a,b,c,d,s1,s0,out);input[1:0] a,b,c,d;input s1,s0;output[1:0] out;reg[1:0] out;always @(a or b or c or d or s1 or s0)begin :mux41case({s1,s0})2'b00: out<=a;2'b01: out<=b;2'b10: out<=c;2'b11: out<=d;default: out=a;endcaseendendmodulemodule sti;reg[1:0] a,b,c,d;reg s0,s1;wire[1:0] out;mux41 dtg(a,b,c,d,s0,s1,out);initialbegina=3'd0;b=3'd1;c=3'd2;d=3'd3;s0=0;s1=0;#100 a=3'd0;b=3'd1;c=3'd2;d=3'd3;s0=0;s1=1;#100 a=3'd0;b=3'd1;c=3'd2;d=3'd3;s0=1;s1=0;#100 a=3'd0;b=3'd1;c=3'd2;d=3'd3;s0=1;s1=1;endendmodule实验二、Verilog HDL设计分频器及计数器一.实验目的及实验环境1）实验目的1、掌握较复杂数字电路或系统的纯Verilog HDL实现方法；2、体会纯Verilog HDL语言输入设计与原理图输入设计的差别；3、更加熟练的使用modelsim软件；2)实验环境计算机一台，使用modelsim软件进行实验仿真3）实验内容1、使用modelsim设计二分频器；2、使用modelsim设计模8计数器；三．测试数据及运行结果1、分频器正常测试数据（3组）及运行结果；2、计数器正常测试数据（3组）及运行结果通过本次实验，进一步熟悉并加深了对verilong语言的认识，初步运用并熟悉了整个程序及操作，加深对分频器的理解。

verilog hdl实验报告

verilog hdl实验报告《Verilog HDL实验报告》Verilog HDL（硬件描述语言）是一种用于描述电子系统的硬件的语言，它被广泛应用于数字电路设计和硬件描述。

本实验报告将介绍Verilog HDL的基本概念和使用方法，并通过实验展示其在数字电路设计中的应用。

实验目的：1. 了解Verilog HDL的基本语法和结构2. 掌握Verilog HDL的模块化设计方法3. 熟悉Verilog HDL的仿真和综合工具的使用实验内容：1. Verilog HDL的基本语法和结构Verilog HDL是一种硬件描述语言，其语法和结构类似于C语言。

它包括模块定义、端口声明、信号赋值等基本元素。

在本实验中，我们将学习如何定义Verilog模块，并使用端口声明和信号赋值描述数字电路的行为。

2. Verilog HDL的模块化设计方法Verilog HDL支持模块化设计，可以将复杂的电路分解为多个模块，每个模块描述一个子电路的行为。

在本实验中，我们将学习如何设计和实现Verilog模块，并将多个模块组合成一个完整的数字电路。

3. Verilog HDL的仿真和综合工具的使用Verilog HDL可以通过仿真工具进行功能验证，也可以通过综合工具生成实际的硬件电路。

在本实验中，我们将使用Verilog仿真工具对设计的数字电路进行功能验证，并使用综合工具生成对应的硬件电路。

实验步骤：1. 学习Verilog HDL的基本语法和结构2. 设计一个简单的数字电路，并实现Verilog模块描述其行为3. 使用仿真工具对设计的数字电路进行功能验证4. 使用综合工具生成对应的硬件电路实验结果：通过本实验，我们学习了Verilog HDL的基本概念和使用方法，并成功设计和实现了一个简单的数字电路。

我们使用仿真工具对设计的数字电路进行了功能验证，并使用综合工具生成了对应的硬件电路。

实验结果表明，Verilog HDL在数字电路设计中具有重要的应用价值。

Verilog 实验报告

Verilog 实验报告一、实验目的本次 Verilog 实验的主要目的是通过实际编写代码和进行仿真，深入理解 Verilog 语言的基本语法、逻辑结构和时序特性，掌握数字电路的设计方法和实现过程，并能够运用Verilog 实现简单的数字逻辑功能。

二、实验环境本次实验使用的软件工具是 Xilinx Vivado 20192，硬件平台是Xilinx Artix-7 开发板。

三、实验内容（一）基本逻辑门的实现1、与门（AND Gate）使用 Verilog 语言实现一个两输入的与门。

代码如下：｀｀｀verilogmodule and_gate(input a, input b, output out)；assign out ＝ a ＆ b;endmodule｀｀｀通过编写测试激励文件对该模块进行仿真，验证其逻辑功能的正确性。

2、或门（OR Gate）同样实现一个两输入的或门，代码如下：｀｀｀verilogmodule or_gate(input a, input b, output out)；assign out ＝ a ｜ b;endmodule｀｀｀3、非门（NOT Gate）实现一个单输入的非门：｀｀｀verilogmodule not_gate(input a, output out)；assign out ＝～a;endmodule｀｀｀（二）组合逻辑电路的实现1、加法器（Adder）设计一个 4 位的加法器，代码如下：｀｀｀verilogmodule adder_4bit(input 3:0 a, input 3:0 b, output 4:0 sum)；assign sum ＝ a ＋ b;endmodule｀｀｀2、减法器（Subtractor）实现一个 4 位的减法器：｀｀｀verilogmodule subtractor_4bit(input 3:0 a, input 3:0 b, output 4:0 diff)；assign diff ＝ a b;endmodule｀｀｀（三）时序逻辑电路的实现1、计数器（Counter）设计一个 4 位的计数器，能够在时钟上升沿进行计数，代码如下：｀｀｀verilogmodule counter_4bit(input clk, output 3:0 count)；reg 3:0 count_reg;always ＠（posedge clk) begincount_reg ＜＝ count_reg ＋ 1;endassign count ＝ count_reg;endmodule｀｀｀2、移位寄存器（Shift Register）实现一个 4 位的移位寄存器，能够在时钟上升沿进行左移操作：｀｀｀verilogmodule shift_register_4bit(input clk, input rst, output 3:0 data_out)；reg 3:0 data_reg;always ＠（posedge clk or posedge rst) beginif （rst)data_reg ＜＝ 4'b0000;elsedata_reg ＜＝｛data_reg2:0, 1'b0}；endassign data_out ＝ data_reg;endmodule｀｀｀四、实验结果与分析（一）基本逻辑门的结果通过仿真，与门、或门和非门的输出结果与预期的逻辑功能完全一致，验证了代码的正确性。

Verilog 实验报告

练习三利用条件语句实现计数分频时序电路实验目的：1.掌握条件语句在简单时序模块设计中的使用；2.学习在Verilog模块中应用计数器；3.学习测试模块的编写、综合和不同层次的仿真。

实验理论：实验用到Verilog HDL提供的条件语句供分支判断，以描述较复杂的时序关系。

在可综合风格的Verilog HDL模型中，常用的条件语句有if-else和case-endcase两种结构。

两者相比，if-else 用于不是很复杂的分支关系，实际编写可综合风格的模块，特别是用状态机构成的模块时，更常用的是case-endcase风格的代码。

在多重if 嵌套语句中，else 与前面最近的if 相对应（即与前面最近的if 组成一对if-else 语句。

为确保程序的可读性和语句的对应性，请使用begin…end 块语句。

下面给出的范例也是一个可综合风格的分频器，可将10MB的时钟分频为500KB的时钟。

基本原理与1/2分频器是一样的，但是需要定义一个计数器，对于实现占空比为1：1分频，首先进行上升沿触发进行模J计数，计数从零开始，到19进行输出时钟翻转，然后经过19再次进行翻转得到一个占空比非1：1分频时钟。

再者同时进行下降沿触发的模19计数，到和上升沿过19时，输出时钟再次翻转生成占空比非1：1分频时钟。

两个占空比非1：1分频时钟相或运算，得到占空比为1：1分频时钟。

以准确获得1/20分频。

Verilog模块结构完全嵌在module和endmodule声明语句之间；每个Verilog程序包括四个主要部分：端口定义、I/O说明、内部信号声明、功能定义。

模块源代码：//------------------ fdivision.v-------------------//module fdivision(RESET,F10MB,F500KB);input F10MB,RESET; output F500KB; //输出为500KB的输出端reg F500KB; //定义一位寄存器reg [7:0]j; //定义数据宽为8的计数寄存器jalways @(posedge F10MB)if(! RESET) //当RESET无效时，对输出端和计数器初始化beginF500KB<=0;j<=0;endelsebeginif(j==19) //当j=19时，将时钟翻转，并将计数器清零beginj<=0;F500KB=~F500KB;endelsej<=j+1; //当j不等于19时使j加1endendmodule测试模块常见的形式：module t;reg …; //被测模块输入/输出变量类型定义wire…; //被测模块输入/输出变量类型定义initial begin …; …; …; end … …//产生测试信号always #delay begin …; end … …//产生测试信号Testedmd m(.in1(ina), .in2(inb), .out1(outa), .out2(outb) );//被测模块的实例引用initial begin ….; ….; …. end //记录输出和响应endmodule测试模块源代码：`timescale 1ns/100ps`define clk_cycle 50module division_Top;reg F10MB,RESET;wire F500KB_clk;always #`clk_cycle F10MB=~F10MB;initialbeginRESET=1;F10MB=0;#100 RESET=0;#100 RESET=1;#10000 $stop;endfdivision fdivision (.RESET(RESET),.F10MB(F10MB),.F500KB(F500_clk));endmodule仿真结果：练习：利用10MB的时钟，设计一个单周期形状的周期波形。

verilog课程设计实验报告

verilog课程设计实验报告一、教学目标本课程旨在通过Verilog硬件描述语言的学习，让学生掌握数字电路设计的自动化工具，理解并实践硬件描述语言在数字系统设计中的应用。

通过本课程的学习，学生应达到以下目标：1.知识目标：–理解Verilog的基本语法和结构。

–掌握Verilog中的模块化设计方法。

–学习常用的Verilog描述技巧，包括逻辑门级建模、行为级建模和结构级建模。

2.技能目标：–能够运用Verilog语言进行简单的数字电路设计。

–学会使用至少一种Verilog仿真工具进行电路功能验证。

–能够阅读和理解Verilog代码，进行简单的代码优化。

3.情感态度价值观目标：–培养学生的团队合作意识，在实验报告中能够体现分工合作的精神。

–培养学生的问题解决能力，鼓励学生在遇到问题时积极寻找解决方案。

–培养学生对新技术的好奇心和学习兴趣，激发他们对电子工程领域的热爱。

二、教学内容依据教学目标，本课程的教学内容将围绕Verilog语言的基础知识、实践应用和项目设计展开。

教学大纲安排如下：1.第一部分：Verilog基础知识（2周）–介绍Verilog的背景和基本概念。

–详细讲解Verilog的数据类型、运算符和语句。

2.第二部分：模块化设计（2周）–讲解模块的定义和封装。

–实践模块的端口声明和模块实例化。

3.第三部分：数字电路的Verilog描述（2周）–通过实例教学，掌握逻辑门、触发器等基本组件的Verilog建模。

–学习组合逻辑和时序逻辑的设计方法。

4.第四部分：仿真与测试（1周）–学习使用仿真工具进行电路功能验证。

–理解并实践测试台（testbench）的编写。

5.第五部分：项目设计（3周）–小组合作完成一个较为复杂的数字系统设计项目。

–包括系统模块的划分、编码、仿真和测试。

三、教学方法为了提高学生的学习效果，将采用多种教学方法相结合的方式进行授课：1.讲授法：用于讲解Verilog的基本概念和语法。

Verilog期末实验报告—波形发生器

一、实验目的使用Verilog 软件编写四种波形任意发生器的源代码，用modelsim 软件进行仿真测试，进一步强化Verilog ，modelsim 软件的编程能力为进一步的编程学习打下良好的基础。

二、实验原理该任意波形发生器要实现三个功能：（1）通过计数器并结合拼接操作产生四种波形正弦波，方波，三角波1，三角波形的5位数据地址。

（2）.设定ROM 中对应波形地址地址的8位数值，将所有波形数值存储到ROM 中。

（3）.设定2位的波形选择开关端口。

2bit 00000~00111 01000~01111 3bit data[7:0] 10000~1011111000~11111图 1整体设计方案四种波形要在一个周期内等间隔取8个点，定义对应的数据，下图为示意图，由于编程序需要，数据会进行相应的修改。

图2 四种波形一个周期内的取样示意图地址发生器（0-7）正弦波方波三角波1三角波2cl re 波形选择 1-11正弦方波三角波1三角波2y xx88yyx1四种波形数据地址对应的数据的存储器ROM根据示意图，由于实际情况需要，将正弦波平移至x轴以上，并将所有波形的峰峰值取大100倍。

下表1是ROM存储器三、实验内容任意波形发生器verilog程序代码：module wave(data,clk,add1，reset);//顶层模块端口定义output[7:0]data;input clk,reset;input[1:0] addr1;Wire[1:0] addr1;wire clk,reset;//输入输出变量定义ADDR 4(addr,clk,addr1,reset);//地址发生器模块调用rom 1(addr,data);//ROM存储器模块调用endmodulemodule ADDR(addr,clk,addr1,reset);output[4:0] addr;input clk,reset;wire clk,reset;reg[2:0] addr2;wire[1:0] addr1;reg[4:0] addr;initial addr2=3'b000; //定义计数初值always @(posedge clk or posedge reset)//每当有clk,或reset信号开启程序beginif(reset)beginaddr2<=0;//同步复位addr<=0;endelse if(addr2>=7)//addr2计数至7时，addr2复位beginaddr2<=0;endelsebeginaddr2<=addr2+1;//addr2由0至7计数addr<={addr1,addr2};//addr1与addr2地址拼接为addr的最终地址endendendmodulemodule rom(addr,data);//数据存储器模块input[4:0] addr;output[7:0] data;function[6:0] romout;//定义函数，存储32个波形取样点地址的数据input[4:0] addr;reg[4:0] addr;wire[7:0] data;case(addr)//根据不同地址，得到不同数据。

北航verilog实验报告(全)

目录实验一 (2)实验二 (8)实验三 (14)实验四 (27)实验一实验目的：熟悉硬件开发流程，掌握Modelsim设计与仿真环境，学会简单组合逻辑电路、简单时序逻辑电路设计，不要求掌握综合和综合后仿真。

实验内容：必做实验：练习一、简单的组合逻辑设计练习二、简单分频时序逻辑电路的设计选做实验：选做一、练习一的练习题选做二、7段数码管译码电路练习一、简单的组合逻辑设计描述一个可综合的数据比较器，比较数据a 、b的大小，若相同，则给出结果1，否则给出结果0。

实验代码：模块源代码：module compare(equal,a,b);input a,b;output equal;assign equal=(a==b)?1:0;endmodule测试模块源代码：`timescale 1ns/1ns`include "./compare.v"module t;reg a,b;wire equal;initialbegina=0;b=0;#100 a=0;b=1;#100 a=1;b=1;#100 a=1;b=0;#100 a=0;b=0;#100 $stop;endcompare m(.equal(equal),.a(a),.b(b));endmodule实验波形练习二、简单分频时序逻辑电路的设计用always块和@(posedge clk)或@(negedge clk)的结构表述一个1/2分频器的可综合模型，观察时序仿真结果。

实验代码：模块源代码：module halfclk(reset,clkin,clkout);input clkin,reset;output clkout;reg clkout;always@(posedge clkin)beginif(!reset) clkout=0;else clkout=~clkout;endendmodule测试模块源代码：`timescale 1ns/100ps`define clkcycle 50module tt;reg clkin,reset;wire clkout;always#`clkcycle clkin=~clkin;initialbeginclkin=0;reset=1;#10 reset=0;#110 reset=1;#100000 $stop;endhalfclk m0(.reset(reset),.clkin(clkin),.clkout(clkout));endmodule练习题1：设计一个字节（8位）的比较器。

verlog实验报告

Verilog实验报告1. 引言本实验旨在通过使用Verilog硬件描述语言来实现一个简单的电路设计。

Verilog是一种用于描述电路行为和结构的编程语言，可以用于设计和仿真数字电路。

本实验将通过逐步的思考过程，详细说明实验的设计和实现。

2. 设计思路首先，我们需要确定电路的功能和需要实现的功能。

在这个例子中，我们将设计一个简单的4位加法器电路。

接下来，我们需要创建一个顶层模块，该模块将包含所需的输入和输出端口，并将其他模块连接在一起。

我们可以使用以下代码创建一个顶层模块：module top_module(input [3:0] a, input [3:0] b, output [3:0] sum);// 端口声明// 内部逻辑实现endmodule然后，我们可以创建一个子模块，该模块将执行实际的加法操作。

我们可以使用以下代码创建一个加法器模块：module adder(input [3:0] a, input [3:0] b, output [3:0] sum);// 加法操作实现endmodule在加法器模块中，我们可以使用位级操作符+来执行实际的加法运算。

我们可以使用以下代码实现加法操作：assign sum = a + b;最后，我们将在顶层模块中实例化加法器模块，并将输入和输出端口连接在一起。

我们可以使用以下代码实现实例化和连接：adder adder_instance(.a(a), .b(b), .sum(sum));3. 实验结果在完成上述步骤后，我们可以编译和仿真我们的Verilog代码。

可以使用常见的Verilog仿真器（如ModelSim）来进行仿真。

在仿真期间，我们可以为输入端口输入不同的二进制数，并观察输出端口是否正确计算了输入数的和。

通过逐步调试和测试，我们可以确保电路的正确性。

4. 总结通过本实验，我们学习了使用Verilog硬件描述语言设计和实现数字电路。

我们了解了Verilog的基本语法和结构，并通过实例演示了设计一个简单的4位加法器电路的过程。

Verilog基本电路设计逻辑仿真实验报告

实验报告1、基本门电路一、实验目的1、了解基于Verilog的基本门电路的设计及其验证。

2、熟悉利用EDA工具进行设计及仿真的流程。

3、学习针对实际门电路芯片74HC00、74HC02、74HC04、74HC08、74HC32、74HC86进行VerilogHDL设计的方法。

二、实验环境Libero仿真软件。

三、实验内容1、掌握Libero软件的使用方法。

2、进行针对74系列基本门电路的设计，并完成相应的仿真实验。

3、参考教材中相应章节的设计代码、测试平台代码（可自行编程），完成74HC00、74HC02、74HC04、74HC08、74HC32、74HC86相应的设计、综合及仿真。

4、提交针对74HC00、74HC02、74HC04、74HC08、74HC32、74HC86）的综合结果，以及相应的仿真结果。

（任选一个．．．．四、实验结果和数据处理1、所有模块及测试平台代码清单．．//74HC00代码-与非// HC00.vmodule HC00(A,B,Y);input [4:1]A,B;output [4:1]Y;assign Y=~(A&B);endmodule//74HC00测试平台代码// test.v`timescale 1ns/1nsmodule test1();reg [4:1]a,b;wire [4:1]y;HC00 u1(a,b,y);initialbegina=4'b0000; b=4'b0001;#10 b=b<<1;#10 b=b<<1;#10 b=b<<1;a=4'b1111; b=4'b0001; #10 b=b<<1;#10 b=b<<1;#10 b=b<<1;endendmodule//74HC02代码-或非// HC02.vmodule HC02(A,B,Y); input [4:1]A,B;output [4:1]Y;assign Y=~(A|B); endmodule//74HC02测试平台代码// test.v`timescale 1ns/1ns module test2();reg [4:1]a,b;wire [4:1]y;HC02 u2(a,b,y);initialbegina=4'b0000; b=4'b0001; #10 b=b<<1;#10 b=b<<1;#10 b=b<<1;a=4'b1111; b=4'b0001; #10 b=b<<1;#10 b=b<<1;#10 b=b<<1;endendmodule//74HC04代码-非// HC04.vmodule HC04(A,Y); input [6:1]A;output [6:1]Y;assign Y=~A; endmodule//74HC04测试平台代码// test.v`timescale 1ns/1ns module test3();reg [6:1]a;wire [6:1]y;HC04 u3(a,y);initialbegina=4'b000001;#10 a=a<<1;#10 a=a<<1;#10 a=a<<1;#10 a=a<<1;#10 a=a<<1;endendmodule//74HC08代码-与// HC08.vmodule HC08(A,B,Y); input [4:1]A,B; output [4:1]Y; assign Y=A&B;endmodule//74HC08测试平台代码// test.v`timescale 1ns/1ns module test4();reg [4:1]a,b;wire [4:1]y;HC08 u4(a,b,y);initialbegina=4'b0000; b=4'b0001; #10 b=b<<1;#10 b=b<<1;#10 b=b<<1;a=4'b1111; b=4'b0001; #10 b=b<<1;#10 b=b<<1;#10 b=b<<1;endendmodule//74HC32代码-或// HC32.vmodule HC32(A,B,Y); input [4:1]A,B;output [4:1]Y;assign Y=A|B; endmodule//74HC32测试平台代码// test.v`timescale 1ns/1ns module test5();reg [4:1]a,b;wire [4:1]y;HC32 u5(a,b,y);initialbegina=4'b0000; b=4'b0001; #10 b=b<<1;#10 b=b<<1;#10 b=b<<1;a=4'b1111; b=4'b0001; #10 b=b<<1;#10 b=b<<1;endendmodule//74HC86代码-异或// HC86.vmodule HC86(A,B,Y); input [4:1]A,B;output [4:1]Y;assign Y=A^B; endmodule//74HC86测试平台代码// test.v`timescale 1ns/1ns module test6();reg [4:1]a,b;wire [4:1]y;HC86 u6(a,b,y);initialbegina=4'b0000; b=4'b0001; #10 b=b<<1;#10 b=b<<1;a=4'b1111; b=4'b0001;#10 b=b<<1;#10 b=b<<1;#10 b=b<<1;endendmodule2、第一次仿真结果（任选一个门，请注明，插入截图，下同．．．．．．．．．．．．．．．．．）。

Verilog实验报告

一、8位数字显示的简易频率计设计要求：①能够测试10Hz~10MHz方波信号；②电路输入的基准时钟为1Hz，要求测量值以8421BCD码形式输出；③系统有复位键；④采用分层次分模块的方法，用Verilog HDL进行设计。

⑤写出测试仿真程序1.设计原理频率计的原理即测量给定信号每秒钟脉冲个数，则系统时钟宽度应为2s，通过分频模块将基准时钟进行二分频实现；当系统时钟高电平时计数模块开始计数，低电平时清零；之后将结果存入锁存模块使其稳定显示。

2.设计方案该频率计由分频模块，计数模块，锁存模块和顶层模块构成，其中：1)分频模块(FC_div)：由于基准时钟(clk_d)频率为1Hz，高电平宽度为0.5s，因此通过一个二分频模块得到一个频率为0.5Hz，高电平宽度为1s的时钟(clk_out)，并作为计频器的系统时钟。

2)计数模块(FC_counter)：频率计核心模块，在接入的系统时钟(clk_c)处于高电平时对输入信号(freq_in)的上升沿进行计数，从而测得输入信号的频率。

由于要把测量值以8421BCD码输出，且量程上限为10MHz。

因此程序内采用8个4位寄存器分别从低到高地按位存储测量值，最后再按位排列输出一个32位的BCD 码序列(CT)。

3)锁存模块(FC_latch)：将计数模块输出的结果存储以稳定显示。

4)顶层模块(FC_top)：将各模块连接实现计频器。

3.程序代码1)分频模块module FC_div(clk_d,rst_d,clk_out);input clk_d,rst_d;output clk_out;reg clk_out;always@(posedge clk_d or negedge rst_d)beginif(rst_d==0)clk_out<=0;elseclk_out<=~clk_out;endendmodule2)计数模块module FC_counter(clk_c,freq_in,CT);input clk_c;input freq_in;output [31:0] CT;reg [31:0] CT;reg [3:0] C0,C1,C2,C3,C4,C5,C6,C7;always@(posedge freq_in)beginif(!clk_c)beginC0<=0;C1<=0;C2<=0;C3<=0;C4<=0;C5<=0;C6<=0;C7<=0;endelsebeginif(C0!=4'b1001)C0<=C0+1;elsebeginC0<=0;if(C1!=4'b1001)C1<=C1+1;elsebeginC1<=0;if(C2!=4'b1001)C2<=C2+1;elsebeginC2<=0;if(C3!=4'b1001)C3<=C3+1;elsebeginC3<=0;if(C4!=4'b1001)C4<=C4+1;elsebeginC4<=0;if(C5!=4'b1001)C5<=C5+1;elsebeginC5<=0;if(C6!=4'b1001)C6<=C6+1;elsebeginC6<=0;if(C7!=4'b1001)C7<=C7+1;elseC7<=0;endendendendendendendendassign CT={C7,C6,C5,C4,C3,C2,C1,C0};endendmodule3)锁存模块module FC_latch(freq,Cl,Rl);input freq;input [31:0] Cl;output [31:0] Rl;reg [31:0] Rl;always@(negedge freq)Rl<=Cl;Endmodule4)顶层模块module FC_top(clk,rst,Freq_in,Nt);input clk,rst;input Freq_in;output [31:0] Nt;wire c0;wire [31:0] w0;FC_div d(.clk_d(clk),.rst_d(rst),.clk_out(c0));FC_counter c(.clk_c(c0),.freq_in(Freq_in),.CT(w0));FC_latch l(.freq(Freq_in),.Cl(w0),.Rl(Nt));Endmodule5)测试程序`timescale 100ns/1ns;module FC_top_test;reg clk,rst;reg Freq_in;wire [31:0] Nt;initialbeginclk=0;rst=0;Freq_in=0;#4999 rst=1;#500000$stop();endalways #50000 clk=~clk;always #5 Freq_in=~Freq_in;FC_top t(.clk(clk),.rst(rst),.Freq_in(Freq_in),.Nt(Nt));Endmodule4.仿真测试如测试程序所示，取时间单位为100ns，精度为1ns，为方便起见，定义此基准时钟为1Hz，则待测信号频率为10kHz。

verilog全加器实验报告

verilog全加器实验报告Verilog-全加器上机实验报告西安邮电學院基于Verilog的HDL设计基础实验报告学院名称 :学生姓名 : 专业名称 :班级 : 学时通信与信息工程学院通信工程号 : 间 :2010年11月24日实验题目全加器一、实验内容对一位二进制全加器的设计与验证;再对其进行综合生成网表文件;然后进行后仿真。

二、技术规范1、输入引脚: a,b,c_in;输出引脚:sum,c_out。

2、功能:这是一位二进制全加器。

a,b为输入的两个二进制加数，c_in为低位向本位的借位，sum为全加和，c_out为本位向高位的进位。

三、实验步骤1、在modulesim软件中进行两个一位二进制数的全加器的设计与验证，直到运行结果全部正确;2、在Quartus软件中对刚刚完成的计数器进行综合，生成网表文件;3、在modulesim软件中对计数器进行进行后仿真。

四、源代码1. 设计模块:module Count4(sum,c_out,a,b,c_in);output [3:0] sum;output c_out;input [3:0] a,b;input c_in;wire c1,c2,c3;Count Ca0(sum[0],c1,a[0],b[0],c_in);Count Ca1(sum[1],c2,a[1],b[1],c1);Count Ca2(sum[2],c3,a[2],b[2],c2);Count Ca3(sum[3],c_out, a[3],b[3],c3); Endmodulemodule Count(sum, c_out,a,b,c_in);output sum,c_out;input a,b,c_in;wire s1,c1,c2;xor(s1,a,b);and(c1,a,b);xor(sum,s1,c_in);and(c2,s1,c_in);xor(c_out,c2,c1);endmodule2.激励模块:module jili;reg [3:0] A, B;reg C_IN;wire [3:0] SUM ;wire C_OUT;Count4 CT_4(SUM,C_OUT,A,B,C_IN);initialbegin$monitor($time,A=%b,B=%b,C_IN=%b,---C_OUT=%b,SUM=%b\n,A,B ,C_IN,C_OUT,SUM);endinitialbeginA=4'd0;B=4'd0;C_IN=1'b0;#5 A=4'd3;B=4'd4;#5 A=4'd2;B=4'd5;#5 A=4'd9;B=4'd9;#5 A=4'd10;B=4'd15;#5 A=4'd10;B=4'd5;C_IN=1'b1;endendmodule五、仿真结果及分析五、调试情况，设计技巧及体会1、程序调试:开始时程序一直都编译不出来，总是出现错误，认真修改后，总算是编译成功了，但在SIMULATE时又出现错误,～在同学的帮助下，经过认真的改正，最终修改正确运行成功。

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实验报告格式要求一、实验报告内容包括：（1）实验名称。

（2）实验目的。

（3）实验仪器及编号。

写明仪器名称、型号、编号。

（4）实验原理。

简单叙述有关实验原理（包括电路图或光路图或实验装置示意图）及测量中依据的的公式，式中各量的物理含义及单位，公式成立所应满足的实验条件等。

（5）实验内容及步骤。

根据实验内容及实际的实验过程写明关键步骤和安全注意要点。

（6）实验观测记录。

记录原始测量数据、图形等有关原始量，形式上要求整齐规范。

（7）数据处理结果。

根据实验要求，采用合适的方法进行数据处理，误差分析，最后写出实际结果。

（8）小结或讨论。

内容不限。

可以是实验中的现象分析，对实验关键问题的体会，实验的收获和建议，也可解答思考题。

二、书写次序（1）到（5）是进行实验预习时就应该完成的。

（6）在实验中完成。

做完实验后再在预习报告基础上完成（7）（8）两项。

完成一个实验，就是一次最基本的科研训练，从预习到写出一个实验报告，每一步都有极其丰富的学习内容，要积极思考，认真对待。

实验（一）简单的组合逻辑设计实验日期2014-10-31 同组者姓名一、实验目的[1] 掌握基本组合逻辑电路的实现方法[2] 初步了解两种基本组合逻辑电路的生成方法[3] 学习测试模块的编写[4] 通过综合和布局布线了解不同层次仿真的物理意义二、实验仪器计算机、FPGA开发板三、实验内容[1] 在ISE软件环境中进行一次完整的设计流程，并在FPGA开发板上实现与门的功能。

[2] 完成一个可综合的数据比较器的程序。

[3] 完成数据比较器的测试模块。

[4] 发挥部分：设计一个多位（2位）的数据比较器并在FPGA开发板上实现该比较器。

四、实验步骤、分析及结果（在下面写出你的代码）代码：module compare(input a,input b,output c);assign c=a&b;endmodule结果如图所示：拓展代码如下：module compare( Y ,A ,B ); input [1:0] A ;input [1:0] B ;output reg [1:0] Y ; always @ (A or B )beginif ( A > B )Y <= 3'b01;else if ( A == B)Y <= 3'b10;elseY <= 3'b11;endendmodule结果如下：指导师（签名）时间实验（二）简单分频时许逻辑电路的设计实验日期2014-11-7 同组者姓名一、实验目的[1] 掌握最基本时序电路的实现方法。

[2] 学习时序电路测试模块的编写。

[3] 学习综合和不同层次的仿真。

二、实验仪器计算机、FPGA开发板。

三、实验内容[1] 设计一个实现2分频时序逻辑电路。

[2] 完成2分频时序电路的测试模块。

[3] 发挥部分：设计一个实现225次分频的电路，并在FPGA开发板上实现，用信号灯的闪烁来观察分频的结果。

考虑不同暂空比分频的结果。

四、实验步骤、分析及结果（在下面写出你的代码）代码：module div_2 (clk_out,clk,reset);output reg clk_out;input reset;input clk;always @ (posedge clk or posedge reset)if (reset)clk_out=0;elseclk_out= ~clk_out;endmodule结果如图所示：发挥部分：module div_225(clk_out,clk,rst);output reg clk_out;input rst;input clk;reg [27:0] counter;always @(posedge clk or posedge rst)begin if (rst)begin clk_out<=0 ; counter<=0; endelse if(counter==16777216)begin clk_out<=~clk_out ;counter<=0; end else counter<=counter+1 ;endendmodule结果如图所示：指导师（签名）时间实验（三）利用条件语句实现计数分频时序电路实验日期2014-11-14 同组者姓名一、实验目的[1] 掌握条件语句在简单时序模块设计中的使用。

[2] 学习在Verilog模块中应用计数器。

[3] 学习测试模块的编写、综合和不同层次的仿真。

二、实验仪器计算机、FPGA开发板。

三、实验内容[1] 设计一个可综合的分频器，将50M系统时钟分频为1M的时钟。

[2] 完成50分频时序电路的测试模块。

[3] 发挥部分：设计一个模拟交通灯黄灯闪烁的电路，并在FPGA开发板上实现，要求黄灯每1s闪烁一次（0.5s亮，0.5s灭）。

四、实验步骤、分析及结果（在下面写出你的代码）代码：module div50(input clk,rst,output reg clk_out);reg [5:0] counter;always @(posedge clk or posedge rst)beginif(rst) begin clk_out<=0;counter<=0 ;endelse if(counter==24) begin clk_out<=~clk_out;counter<=0;endelse counter<=counter+1;endendmodule结果如图所示：发挥部分：module div1s(input clk,rst,output reg clk_out);reg [25:0] counter;always @(posedge clk or posedge rst)beginif(rst) begin clk_out<=0;counter<=0 ;endelse if(counter==12500000) begin clk_out<=~clk_out;counter<=0;end else counter<=counter+1;endendmodule指导师（签名）时间实验（四）利用有限状态机进行时序逻辑的设计实验日期2014-12-5 同组者姓名一、实验目的[1] 掌握利用有限状态机实现一般时序逻辑分析的方法。

[2] 掌握用Verilog编写可综合的有限状态机的标准模版。

[3] 掌握用Verilog编写状态机模版的测试文件的一般方法。

二、实验仪器计算机、FPGA开发板。

三、实验内容[1] 设计一个检测二进制序列“10010”的电路。

[2] 完成上述序列检测电路的测试模块。

[3] 利用分频器控制检测电路检测的时间间隔。

四、实验步骤、分析及结果（在下面写出你的代码）代码：module seqdet (rst, clk,seq, det);input clk, rst;input seq;output det;reg det;reg [2:0] cstate, nstate;parameter IDLE = 3'd0,A_1 = 3'd1,B_10 = 3'd2,C_100 = 3'd3,D_1001 = 3'd4,E_10010 = 3'd5;always @ (posedge clk or posedge rst)if (rst)cstate <= IDLE;elsecstate <= nstate;always @ (seq or cstate)case (cstate)IDLE : if (seq == 1) nstate <= A_1;else nstate <= IDLE; A_1: if (seq == 0) nstate <= B_10;else nstate <= A_1; B_10: if (seq == 0) nstate <= C_100;else nstate <= A_1; C_100: if (seq == 1) nstate <= D_1001;else nstate <= IDLE; D_1001: if (seq == 0) nstate <= E_10010;else nstate <= A_1; E_10010: if (seq == 0) nstate <= C_100;else nstate <= A_1; default: nstate <= IDLE;endcasealways @ (cstate)if (cstate == E_10010) det <= 1;else det <= 0; endmodule结果如图所示：发挥部分：module onesecond(input sys_clk,input rst,output clk_out );reg clk_out;reg[24:0]counter;parameter N=50000000;always @(posedge sys_clk or posedge rst)if(rst) begin counter<=1'b0;clk_out<=1'b0; endelseif(counter<N/2) begin counter<=counter+1'b1; endelse begin counter<=1'b0; clk_out<=~clk_out; endendmodulemodule seqdet (rst, clk,seq, det);input clk, rst;input seq;output det;reg det;reg [2:0] cstate, nstate;parameter IDLE = 3'd0,A_1 = 3'd1,B_10 = 3'd2,C_100 = 3'd3,D_1001 = 3'd4,E_10010 = 3'd5;always @ (posedge clk or posedge rst)if (rst)cstate <= IDLE;elsecstate <= nstate;always @ (seq or cstate)case (cstate)IDLE : if (seq == 1) nstate <= A_1;else nstate <= IDLE;A_1: if (seq == 0) nstate <= B_10;else nstate <= A_1; B_10: if (seq == 0) nstate <= C_100;else nstate <= A_1; C_100: if (seq == 1) nstate <= D_1001;else nstate <= IDLE; D_1001: if (seq == 0) nstate <= E_10010;else nstate <= A_1; E_10010: if (seq == 0) nstate <= C_100;else nstate <= A_1; default: nstate <= IDLE;endcasealways @ (cstate)if (cstate == E_10010) det <= 1;else det <= 0; endmodulemodule Control(input clk,input rst,output clk_out,);Wire seq,det;reg [1:0] state;module onesecond（clk,rst,clk_out );seqdet (rst, clk,seq, det);endmodule指导师（签名）时间实验（五）交通灯控制器设计实验日期2014-12-12 同组者姓名一、实验目的[1] 掌握模块化设计方法。

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