中频数字接收机的设计

文章编号:1009-671X(2006)04-0007-03中频数字接收机的设计于 搏,赵忠凯,王 丹(哈尔滨工程大学信息与通信工程学院,黑龙江哈尔滨150001)摘 要:介绍了中频数字接收机的总体设计方案,提出了固定中频数字接收机的设计思想与方法,结合软件无线电的有关理论与方法,阐述中频数字接收机的具体实现.主要采用高速的A/D 转换器和高端现场可编程逻辑阵列的结构,使得总体系统的处理速度大为提高,而且集成度高,可靠性好,使用灵活,具有很强的应用参考价值.关键词:数字接收机;软件无线电;固定中频中图分类号:T N 852 1 文献标识码:A收稿日期:2005-05-10.作者简介:于 搏(1980-),男,硕士研究生,主要研究方向:通信与信息系统,E_mail:yubohrb@.Design of intermediate frequency digital receiverYU Bo,ZHAO Zhong_kai,WANG Dan(School of Information and Communication Engineer ing ,Harbin Engineer ing U niv ersity,Harbin 150001,China)Abstract:The g eneral design of dig ital receiver in intermediate frequency is presented.The design conception and method are introduced in conjunction w ith the theory and method of software radio.T he concrete imple mentation procedure is demonstrated thoroughly.T he application of A/D and FPGA highly increases the final processing speed of this system w ith high integration,good reliability and flexibility.So it possesses reference v alue in various applications.Keywords:digital receiver;softw are radio;fixed intermediate frequency 随着信息时代和信息社会的到来,信息技术和电子对抗技术业已成为现代战争的主要手段,作为电子战实施的一个关键环节,中频数字接收机[1]的研究与探索越来越受到人们的强烈关注.本研究的重点是结合软件无线电的方法研制基于固定中频数字下变频的中频数字化接收机,并且最终能够用硬件实现其基本功能.本设计首先,提出一种对固定中频进行数字下变频的实现方法,通过简要分析论证了其正确性和可靠性;其次,整个硬件系统仅采用一片FPGA 来处理,并采用3片双通道A/D 芯片同时同步采样的运行模式.这片FPGA 为主控芯片,通过FPGA 对整个系统进行通信和控制,大大提高了系统的运行速度.1 硬件设计中频数字接收机的每路信号的总体硬件结构流程图如图1所示.1 1 模拟带通滤波器中频信号有各种干扰存在,最好在接收中频信图1 总体硬件结构流程图号前先对它进行模拟滤波,将所选频率范围取出.本设计选用的是VANLONG 公司生产的BP60110型模拟带通滤波器,其中心频率为70MHz,中频带宽为20MHz,矩形系数为2,故信号通频带带宽为10MHz.但是,BP60110的插入损耗最大值为第33卷第4期 应 用 科 技 Vol.33, .42006年4月 Applied Science and T echnology Apr.200627 0dB,常规数值为23 8dB,对应的电压最大衰减值是输入的22 4倍,常规衰减量是输入的15 5倍.因此,BP60110模拟带通滤波器衰减比较严重,输出幅度太小,为了提高它的输出幅度,加了一个运算放大器.1 2 运算放大器放大是整个模拟前端电路中的重要环节.由于接收的信号通频带宽较宽,还会存有部分杂波,所以使用运算放大器时,采用了单端输入(输入副端接地)双端输出信号的传输方式.提供给下级电路的有用信号为差模信号,而噪声为共模信号,这样可以有效地抑制噪声和温度漂移.本设计采用AD 公司的运算放大器AD8138,其工作原理如图2所示.图2 AD8138运算放大器电路原理图考虑到运算放大器要和前端的滤波器进行阻抗匹配,需要计算运算放大器输入阻抗,经计算得R IN,dm =R G 11-R F2(R G +R F ).当AD8138在通带为0~-3dB 带宽下,选择R G =499 ,R F =2 49k 时,70MHz 中频信号放大了3 5倍,AD8138的输出通过变压器耦合后,可以满足AD9238采样时需要的电压幅度而又不会使其溢出.AD8138放大性能指标如图3所示.图3 AD8138对数幅频特性曲线1 3 A/D 变换器A/D 变换器选用AD 公司的高端产品AD9238,工作频率是65MH z,可以配以几十兆采样速度,单次采样时间是ns 数量级.AD9238有2个完全相同的输入通道,除了共用内部电压参考源,这2个通道是完全独立的.采样输出数据高达12bit,精度很高.对输入信号来说,每个通道均可设为双端输入,更适合对差模信号进行采样量化.由于器件工作在中频范围内,要适用于固定中频带通采样的应用,采样不可以按照低通纳奎斯特采样原则,应该满足带通欠采样定理:一个频带限制在(f L ,f H )的信号,如果其采样速率f S 满足f S =2(f L +f H )/(2m +1);f 0=(f L +f H )/2,故f S =4f 0/(2m +1);m 取满足f S !2(f H -f L )的最大正整数.1 4 FPGA运用FPGA 设计时序逻辑电路,具有速度快,精度高,设计灵活,集成度高以及性能稳定可靠等优点[2].本设计选用了ALTERA 公司的Stratix 系列器件EP1S40F780I6,还选用了高性能的EPC16对FPGA 配置.EP1S40拥有逻辑单元41250个,锁相环PLL12个,DSP 块14个,嵌入式乘法器112个.2 软件设计软件编程采用ALTERA 公司提供的嵌入式系统开发环境Quartus II 软件.本设计采用了VHDL 语言编写时序逻辑程序模块,再把各个模块衔接起来.软件设计方面的工作全部在FPGA 内部完成,软件的设计流程原理图[3]如图4所示.图4 软件设计流程原理图S (n )=a(n)cos [ 0n + (n )],(1)用正交分量来表示,式(1)可改写成S (n )=I (n)cos ( 0n)-Q(n )sin ( 0n ).(2)式中:I (n )=a (n )cos (n ),Q (n )=a (n )sin (n), 0=2!f 0,n =N /f S ,其中N 是采样点个数;根据欠采样定理,f S =4f 0/(2m +1);m 取3.∀8∀应 用 科 技 第33卷cos ( 0n )=cos (N (2m +1)!/2)=cos (3N !/2),sin ( 0n)=sin (N (2m +1)!/2)=sin (3N !/2).故,cos ( 0n )是1,0,-1,0周期循环数字序列;sin ( 0n)是0,-1,0,1周期循环数字序列.2.1 数字下变频数字下变频是利用FPGA 内部提供的硬件乘法器,对输入的数据进行数字正交混频,输出结果中既含有2倍频分量,又含有零中频的同相分量I 或正交分量Q ,再经过后面的低通滤波提取出I 或Q .其中 0表示数字本振,要求数字本振是初相为0的,并且和输入信号是同频率的[3].在接收多路信号时,要保证各路信号的同步性,可以利用FPGA 中的PLL 模块同时触发各路信号使得时钟同步.本设计所选Stratix 系列FPGA 内部带有12个PLL 模块.在Quartus #软件开发环境中调用1个PLL 模块,输入时钟设置为由外挂的晶振提供给FPGA,将PLL 模块设置为多路时钟从FPGA 输出、每路输出时钟相对输入时钟的倍频因子设置为1,时移设置为0,相移设置为0.这样,每路的输出时钟就和输入时钟完全一样,即可使各路输出时钟严格同步.用这样的同步时钟触发各路A/D 变换器进行采样,就可以保证对各路信号采样的同步性.2.2 数字低通滤波低通滤波的实现是采用了ALT ERA 公司的IP 核进行设计.所谓IP 核是一种含有自动布局布线信息的软件模块,这种软件IP 模块不仅包含可综合寄存器级硬件描述语言模型,还提供带有布局布线信息的网表.在Quartus #软件开发环境中可直接生成并调用出IP 核模块,IP 核采用分布式算法,利用其可视化的操作界面设置参数,可自动生成数字滤波器的各个系数,再设置量化因子将系数量化,进行抽取FIR 低通滤波器的设计[1].2.3 MAT LAB 仿真结果Quartus #软件只有仿真数据,不能形象直观地说明问题,而IP 核也可以结合在MAT LAB 环境下使用.因此,下面给出在M ATLAB 中仿真经数字滤波后同相分量I (正交分量Q 也类似)的结果.将70MH z 正弦数字信号(见图5(a))进行脉冲调制,脉冲(见图5(b))宽度为3∀s,占空比50%,在IP 核的可视化界面中将滤波参数设置如下:FIR 低通滤波,窗函数为汉明窗,通带截止频率为1 25MHz,阻带起始频率为2 5MHz,阶数为40,采样频率为40MHz,抽取率因子为2,采用完全并行结构,流水线延迟Pipeline=1,单通道输入,输入数据为12bit,滤波器系数按12bit 自动量化,则同相分量I 输出结果如图5(c)所示.图5 使用IP 核进行数字滤波的仿真结果由图5看出:从脉冲前沿到FIR 输出平稳值需要一定时间的延时,这是由于FIR 的滤波特性决定的;由于阶数为40,当进入滤波器模块的数据超过40个后,才能确保输出的数值是稳定.从脉冲前沿到输出稳定的数值,所需时间为40 25ns=1∀s.由于脉冲宽度是3∀s,采样频率为40MHz,这样可以取得120个数据,稳定数值的个数为80个,2抽1后输出的稳定数值有40个.2.4 FIFO 存储器FIFO 作为数据的缓冲器,当后续电路忙时暂存在FIFO 中,等待后续电路空闲时再来读取,避免了个别信息的丢失.其特点是容量大,存取速度快,可以同时运行读和写2种操作.考虑到接收到的雷达信号参数有的是匹配的,有的是要剔除的,故设计了2级FIFO 级联的形式.第1级FIFO 将滤波后接收到的信号全部存入,并存入相应的雷达信号参数作为标识,这就要求第1级FIFO 的容量要很大;根据雷达信号参数,把匹配的雷达信号数据写入第2级FIFO 中,等待后续电路的读取.3 结束语本设计能够较好实现中频数字接收机的总体指标,准确可靠地完成接收前端目标信号的任务并做出相应的一系列处理;系统性能稳定,实时处理性强,运行速度快,抗干扰性强,电磁兼容性好,达到了设计要求.参考文献:[1]杨小牛,陆安南,金 飚.宽带数字接收机[M ].北京:电子工业出版社,2002.[2]褚振勇,翁木云.F PGA 设计及应用[M ].西安:西安电子科技大学出版社,2002.[3]杨小牛,楼才义,徐建良.软件无线电原理与应用[M ].北京:电子工业出版社,2001.[责任编辑:李玲珠]∀9∀第4期 于 搏,等:中频数字接收机的设计。